本發(fā)明涉及一種半導體元件及其形成方法，特別是涉及一種具有高壓金屬氧化物半導體晶體管(high voltage metal-oxide semiconductor transistor)的半導體元件及其形成方法。

背景技術：

高壓元件是使用在電子產(chǎn)品中需要以高電壓操作的部分，如閃存存儲器(flash memory)或平面顯示器(flat panel display)的控制電路，用以維持高電壓環(huán)境下的正常運作，其中，高壓金屬氧化物半導體(high-voltage metal-oxide semiconductor,HV-MOS)晶體管因具有開關的特性，而被廣泛地應用在中央處理器電源供應(CPU power supply)、電管理系統(tǒng)(power management system)、直流/交流轉(zhuǎn)換器(AC/DC converter)、液晶顯示器(liquid crystal display,LCD)與等離子體電視驅(qū)動器、車用電子、電腦周邊、小尺寸直流馬達控制器以及消費性電子產(chǎn)品等領域。

目前高壓元件和低壓元件相容的半導體制作工藝中，其低壓元件多采用0.28微米的制作工藝制作。然而，隨著元件尺寸日益縮小，除了制作工藝復雜度增加之外，如何能維持元件的品質(zhì)與可靠性也為現(xiàn)今半導體產(chǎn)業(yè)的一大課題。因此，亟需改良高壓金屬氧化物半導體晶體管現(xiàn)有的形成方式，以符合實務上的需求。

技術實現(xiàn)要素：

本發(fā)明的一目的在于提供一種半導體元件及其形成方法，其可更有效地控制柵極的高度，因而可得到更佳的元件效能。

為達上述目的，本發(fā)明的一實施例提供一種半導體元件，其包含一基底、一第一柵極以及一第二柵極。該第一柵極是設置在該基底之上，并且包含第一間隙壁以及依序堆疊于該基底上的一柵極絕緣層、一多晶硅層、一第一金屬硅化物層以及一帽蓋層，該第一間隙壁環(huán)繞該柵極絕緣層、該多晶硅層、該第一金屬硅化物層以及該帽蓋層。該第二柵極同樣是設置在該基底之上并且包含第二間隙壁以及依序堆疊于該基底上的一高介電常數(shù)介電層、一功函數(shù)金屬層以及一導電層。該第二間隙壁環(huán)繞該高介電常數(shù)介電層、該功函數(shù)金屬層以及該導電層。

為達上述目的，本發(fā)明的另一實施例提供一種半導體元件的形成方法，其包含以下步驟。首先，在一基底上形成一第一柵極，其中該第一柵極包含第一間隙壁以及依序堆疊于該基底上的一柵極絕緣層以及一多晶硅層，該第一間隙壁環(huán)繞該柵極絕緣層以及該多晶硅層。接著，部分移除該多晶硅層，以形成一溝槽。然后，在該溝槽內(nèi)的該多晶硅層上以及該第一柵極兩側(cè)的該基底上分別形成一金屬硅化物層。最后，在該多晶硅層上的金屬硅化物層上形成一帽蓋層，以填滿該溝槽。

利用本發(fā)明的形成方式可有效率地在不同的晶體管區(qū)內(nèi)形成臨界尺寸(dimension)不同的柵極結(jié)構(gòu)，并有效控制其柵極高度(gate height)，以避免該柵極結(jié)構(gòu)在后續(xù)制作工藝中發(fā)生凹陷(dishing)的情形，而影響整體效能。由此，位于該二晶體管區(qū)內(nèi)的柵極結(jié)構(gòu)可分別具有不同的臨界電壓，以在半導體元件中形成高臨界電壓(high threshold voltage,HVT)與低臨界電壓(low threshold voltage, LVT)，或是高臨界電壓與標準臨界電壓(standard voltage threshold,SVT)的P型晶體管或N型晶體管等。

附圖說明

圖1至圖9為本發(fā)明優(yōu)選實施例中形成半導體元件的方法的步驟剖面示意圖。

主要元件符號說明

101、102 晶體管區(qū)

200 淺溝隔離

210 圖案化光致抗蝕劑層

220 接觸洞蝕刻停止材料層

221 接觸洞蝕刻停止層

230 層間介電材料層

231 層間介電層

300 基底

301、302 柵極結(jié)構(gòu)

310 溝槽

311、312 柵極絕緣層

313 柵極

314 虛置柵極

315、316 帽蓋層

317、318 間隙壁

317a、318a 第一間隙壁

317b、318b 第二間隙壁

319、320 源極/漏極

321、322、323 金屬硅化物層

324 高介電常數(shù)介電層

325 帽蓋層

326 功函數(shù)金屬層

328 導電層

330 柵極溝槽

H1、H2 高度

具體實施方式

為使熟悉本發(fā)明所屬技術領域的一般技術者能更進一步了解本發(fā)明，下文特列舉本發(fā)明的數(shù)個優(yōu)選實施例，并配合所附的附圖，詳細說明本發(fā)明的構(gòu)成內(nèi)容及所欲達成的功效。

請參考圖1至圖9，所繪示者為本發(fā)明一優(yōu)選實施例中半導體元件的形成方法示意圖。首先，如圖1所示，提供一基底300?；?00例如是一硅基底、一含硅基底或一硅覆絕緣(silicon-on-insulator, SOI)基底等半導體基底。在一實施例中，基底300上可形成有至少一個淺溝隔離(shallow trenchisolation,STI)200，以在基底300定義出二個晶體管區(qū)101、102，優(yōu)選為相同導電型式的晶體管區(qū)，例如都是PMOS晶體管區(qū)或都是NMOS晶體管區(qū)，且二個晶體管區(qū)101、102分別預定為后續(xù)制作不同臨界電壓的柵極結(jié)構(gòu)。然而，在其他實施樣態(tài)中，二個晶體管區(qū)101、102也可選擇包含不同導電型式的晶體管區(qū)，例如晶體管區(qū)101為PMOS晶體管區(qū)而晶體管區(qū)102為NMOS晶體管區(qū)。

具體來說，基底300的二個晶體管區(qū)101、102分別形成有柵極結(jié)構(gòu)301、302。柵極結(jié)構(gòu)301包含一柵極絕緣層(gate insulating layer)311、一柵極313、一帽蓋層(capping layer)315、一間隙壁(spacer)317以及源極/漏極319。其中，柵極絕緣層311例如可包含二氧化硅(SiO₂)、氮化硅(SiN)或氮氧化硅(SiON)等；柵極313例如包含一多晶硅(polysilicon)層，其可包含不具有任何摻質(zhì)(undoped)的多晶硅材料、具有摻質(zhì)的多晶硅材料或非晶硅材料等，但也可以是由上述材料的組合；帽蓋層315則例如包含二氧化硅、氮化硅、碳化硅(SiC)、碳氮化硅(SiCN)或上述材料的組合等。間隙壁317可選擇包含復合膜層的結(jié)構(gòu)，例如由一第一間隙壁317a及一第二間隙壁317b所組成，且第一及第二間隙壁317a、317b可包含高溫氧化硅層(high temperature oxide,HTO)、氮化硅、氧化硅、氮氧化硅或使用六氯二硅烷(hexachlorodisilane,Si₂Cl₆)形成的氮化硅(HCD-SiN)，如圖1所示。然而，在另一實施例中，該間隙壁也可選擇具單一膜層的結(jié)構(gòu)(未繪示)。

另一方面，柵極結(jié)構(gòu)302則包含一柵極絕緣層312、一虛置柵極314、一帽蓋層316、一間隙壁318以及源極/漏極320。其中，柵極絕緣層312、虛置柵極314及帽蓋層316可分別包含類似于柵極絕緣層311、柵極313及帽蓋層315的材質(zhì)，但不以此為限。而間隙壁318可同樣選擇包含復合膜層的結(jié)構(gòu)，例如由一第一間隙壁318a及一第二間隙壁318b所組成，且其組成材質(zhì)大體上與間隙壁317相同，如圖1所示，但不以此為限。

在本發(fā)明的一實施例中，柵極結(jié)構(gòu)301、302的形成步驟，例如包含在基底300的晶體管區(qū)101及、102分別形成一第一絕緣材料層(未繪示)及一第二絕緣材料層(未繪示)。例如是選擇進行一熱氧化制作工藝，以在基底300的晶體管區(qū)101上形成該第一絕緣材料層，其中，該第一絕緣材料層具有一定的厚度，例如是約為95至140埃(Angstroms)但不以此為限。并且，該第一絕緣材料層一部分，例如是下半部(大體上約占整體厚度的二分之一)，是形成在基底300內(nèi)，如圖1所示。另一方面，進行一沉積制作工藝，以在基底300的晶體管區(qū)102上形成該第二絕緣材料層，該第二絕緣材料層優(yōu)選具有相同于該第一絕緣材料層的材質(zhì)，并具有小于該第一絕緣材料層的厚度，如圖1所示。然而，在另一實施例中，該第二絕緣材料層也可選擇具有不同于該第一絕緣材料層的材質(zhì)，例如包含高介電常數(shù)(high dielectric constant,high-k)材質(zhì)。

然后，依序在基底300上形成相互堆疊的一柵極材料層(未繪示)及一帽蓋材料層(未繪示)，再進行一圖案化制作工藝，進而在晶體管區(qū)101、102內(nèi)分別形成一柵極堆疊結(jié)構(gòu)(未繪示)。接著，形成分別環(huán)繞該柵極堆疊結(jié)構(gòu)的第一間隙壁317a、318a，再于該柵極堆疊結(jié)構(gòu)兩側(cè)的基底300中形成源極/漏極319、320，最后再于第一間隙壁317a、318a的側(cè)壁上分別形成第二間隙壁317b、318b，由此即形成本實施例的柵極結(jié)構(gòu)301、302。

在本實施例中，所形成的柵極結(jié)構(gòu)301、302大體上具有相同的一高度H1，例如是約為500至550埃，并且優(yōu)選是具有不同臨界尺寸的通道區(qū)(channel region,未繪示)，如圖2所示。舉例來說，第一柵極301例如是具有約為300至350納米(nanometer,nm)的通道區(qū)，而第二柵極302則具有約為28納米的通道區(qū)，但不以此為限。此外，本領域者應可輕易了解，本發(fā)明的柵極結(jié)構(gòu)也可能以其他方式形成，并不限于前述的制作步驟。舉例來說，在另一實施例中，基底300還可以形成有至少一鰭狀結(jié)構(gòu)(未繪示)，而柵極結(jié)構(gòu)302則可部分形成在該鰭狀結(jié)構(gòu)之上(未繪示)?；蛘撸诹硪粚嵤├?，也可選擇在形成柵極結(jié)構(gòu)301、302后，進行一應變存儲制作工藝(stress memorization technique,SMT)，例如是額外在基底300上形成一應力應變層(stress memorization layer,未繪示)，再進行一熱制作工藝；或是在基底300內(nèi)額外形成一外延層(epitaxial layer,未繪示)，以提供所需應力。

在形成分別位于晶體管區(qū)101、102的柵極結(jié)構(gòu)301、302之后，可形成一圖案化光致抗蝕劑層210，覆蓋大部分的基底300及柵極結(jié)構(gòu)302，而僅暴露出柵極結(jié)構(gòu)301，如圖2所示。而后，則可以圖案化光致抗蝕劑層210作為蝕刻掩模，進行一蝕刻制作工藝，例如是干蝕刻、濕蝕刻或依序進行干蝕刻及濕蝕刻制作工藝，利用氨水(ammonium hydroxide,NH₄OH)或氫氧化四甲銨(tetramethylammonium hydroxide,TMAH)等蝕刻溶液來去除帽蓋層315以及部分的柵極313，而形成一溝槽310。也就是說，該蝕刻制作工藝可使柵極313被暴露出，并被進一步蝕刻，直至柵極313的高度H2小于虛置柵極314的高度，例如是約為380埃至400埃，如圖3所示。

在完全移除圖案化光致抗蝕劑層210后，進行一金屬硅化物制作工藝(silicidation)，以在柵極313、源極/漏極319、320的頂表面上分別形成金屬硅化物層321、323、322，如圖4所示。需注意的是，在本實施例中，在進行該金屬硅化物制作工藝之前，先形成一金屬硅化物阻擋(silicide-block,SAB)層(未繪示)，例如是包含氮化硅，以阻擋不需形成金屬硅化物層的區(qū)域。該金屬硅化物制作工藝例如包含全面地形成一金屬層(未繪示)，例如是由鈷(cobalt,Co)、鈦(titanium,Ti)、鎳(nickel,Ni)或鉬(molybdenum,Mo)，接著進行一快速熱處理制作工藝(rapid thermal processing,RTP)，使該金屬層與柵極313、源極/漏極319、320的硅原子發(fā)生反應，而分別形成金屬硅化物層321、323、322。其中，金屬硅化物層321具有低于間隙壁317的頂表面，如圖4所示。

然后，完全移除該金屬硅化物阻擋層。例如是進行另一蝕刻制作工藝，例如是干蝕刻、濕蝕刻或依序進行干蝕刻及濕蝕刻制作工藝，以移除該金屬硅化物阻擋層。需注意的是，該金屬硅化物阻擋層優(yōu)選具有相同于帽蓋層316的材質(zhì)，由此，在移除該金屬硅化物阻擋層時，可同時移除柵極結(jié)構(gòu)302的帽蓋層316，如圖4所示。此外，在移除該金屬硅化物阻擋層及帽蓋層316時，部分的間隙壁317、318也會一并被移除，如圖4所示。

然后，依序在基底300上全面地形成一接觸洞蝕刻停止材料層(contact etching stop material layer)220以及一層間介電材料層(interlayer dielectric material layer)230，分別如圖5及圖6所示。需注意的是，因在前述蝕刻制作工藝中，帽蓋層316以及部分的間隙壁317、318已被移除，因此，接觸洞蝕刻停止材料層220可直接覆蓋在柵極結(jié)構(gòu)302的虛置柵極314上，并且接觸洞蝕刻停止材料層220的一部分可填入溝槽310內(nèi)，并覆蓋在金屬硅化物層321之上，如圖5所示。

之后，則進行一平坦化制作工藝，例如是化學機械研磨(chemical mechanical polishing,CMP)及/或回蝕刻(etching back)制作工藝，以平坦化層間介電材料層230及接觸洞蝕刻停止材料層220，進而形成接觸洞蝕刻停止層(contact etching stop layer,CESL)221及層間介電層231，以分別暴露出柵極結(jié)構(gòu)301、302的頂部。具體來說，接觸洞蝕刻停止層221及層間介電層231是直接覆蓋在柵極結(jié)構(gòu)301、302的間隙壁317、317以及金屬硅化物層323、322上，并且，在進行該平坦化制作工藝時，填入溝槽310內(nèi)的接觸洞蝕刻停止材料層220即可形成一帽蓋層325，覆蓋在金屬硅化物層321之上，如圖7所示。由此，層間介電層231的頂表面即可與柵極結(jié)構(gòu)301的帽蓋層325、柵極結(jié)構(gòu)302的虛置柵極314齊平，如圖7所示。

后續(xù)，則可繼續(xù)進行另一蝕刻制作工藝，例如是干蝕刻、濕蝕刻或依序進行干蝕刻及濕蝕刻制作工藝，利用氨水或氫氧化四甲銨等蝕刻溶液來去除虛置柵極314及柵極絕緣層312，以在層間介電層231內(nèi)形成一柵極溝槽330，如圖8所示。

最后，即可依序在柵極溝槽330中分別形成一介質(zhì)層(未繪示)、U型的一高介電常數(shù)介電層324、U型的一底部金屬阻隔層(未繪示)、U型的一功函數(shù)金屬層326以及U型的一頂部金屬阻隔層(未繪示)。最后，則填入導電層328。其形成方法，例如是包含在基底300的晶體管區(qū)102上形成一介質(zhì)材料層(未繪示)，并且全面性地形成一高介電常數(shù)介電材料層(未繪示)、一底部金屬阻隔材料層(未繪示)、一功函數(shù)材料層(未繪示)、一頂部金屬阻隔材料層(未繪示)及導電材料層(未繪示)，再進行一平坦化制作工藝，例如是化學機械研磨或蝕刻制作工藝，移除位于層間介電層231表面上的該介質(zhì)材料層、該高介電常數(shù)介電材料層、該底部金屬阻隔材料層、該功函數(shù)材料層、該導電材料層及該頂部金屬阻隔材料層，但不以此為限。

在一實施例中，該介質(zhì)層例如是包含氧化硅或氮化硅。高介電常數(shù)介電層324例如是包含介電常數(shù)大于4的介電材料，例如是選自氧化鉿(hafnium oxide,HfO₂)、硅酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)或氧化鋁(aluminum oxide,Al₂O₃)等。該底部及頂部金屬阻隔層可選擇為一單層或雙層結(jié)構(gòu)，例如是包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)或氮化鉭(TaN)，但不限于此。功函數(shù)金屬層326的組成優(yōu)選依據(jù)適用的晶體管型態(tài)而不同材質(zhì)。例如，若晶體管為N型晶體管，功函數(shù)金屬層326可包含功函數(shù)為3.9電子伏特(eV)至4.3電子伏特的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)等，但不以此為限。反之，若晶體管為P型晶體管，功函數(shù)金屬層326則包含功函數(shù)為4.8電子伏特至5.2電子伏特的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等。導電層328則例如是包含鋁(Al)、鎢(W)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料，但不以此為限。

由此即可完成本發(fā)明優(yōu)選實施例的半導體元件。在本實施例中，形成在兩晶體管區(qū)內(nèi)的柵極結(jié)構(gòu)優(yōu)選是具有相同導電型式，例如均為P型柵極或均為N型柵極。該二柵極結(jié)構(gòu)可通過先形成一圖案化光致抗蝕劑層作為蝕刻掩模來調(diào)整其中一柵極結(jié)構(gòu)的柵極高度，后續(xù)再利用金屬柵極置換制作工藝，以在另一柵極結(jié)構(gòu)中形成金屬柵極。也就是說，形成在一晶體管區(qū)內(nèi)的一柵極結(jié)構(gòu)包含依序堆疊的一柵極絕緣層、一多晶硅層、一第一金屬硅化物層以及一帽蓋層；形成在另一晶體管區(qū)內(nèi)的另一柵極結(jié)構(gòu)則包含依序堆疊的一高介電常數(shù)介電層、一功函數(shù)金屬層以及一導電層。其中，該柵極的頂表面低于該導電層的一頂表面，并且，該柵極絕緣層具有大于該高介電常數(shù)介電層的厚度。

利用本發(fā)明的形成方式可有效率地在不同的晶體管區(qū)內(nèi)形成臨界尺寸不同的柵極結(jié)構(gòu)，并有效控制其柵極高度，以避免該柵極結(jié)構(gòu)在后續(xù)制作工藝中發(fā)生影響其柵極高度的情形，而損害整體效能。由此，位于該二晶體管區(qū)內(nèi)的柵極結(jié)構(gòu)可分別具有不同的臨界電壓，以在半導體元件中形成高臨界電壓(high threshold voltage,HVT)與低臨界電壓(low threshold voltage,LVT)，或是高臨界電壓與標準臨界電壓(standard voltage threshold,SVT)的P型晶體管或N型晶體管等。

然而，本領域者應可輕易了解，本發(fā)明的半導體元件也可能以其他方式形成，并不限于前述的制作步驟。舉例來說，本實施例中的柵極結(jié)構(gòu)302雖是采用“后柵極(gate-last)制作工藝”并搭配“后高介電常數(shù)介電層(high-k last)制作工藝”為實施樣態(tài)進行說明，但并不以此為限，在其他實施例中，也可選擇直接于該基底上形成一金屬柵極結(jié)構(gòu)(未繪示)，該金屬柵極結(jié)構(gòu)至少包含一功函數(shù)金屬層(work function layer)及一金屬柵極。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。