本披露涉及集成電路裸片領(lǐng)域，并且更具體地，涉及感測集成電路裸片的溫度。

背景技術(shù)：

許多類型的電子器件包括集成電路裸片。集成電路裸片可以包括數(shù)百萬甚至數(shù)十億個(gè)晶體管。隨著晶體管數(shù)量的增加，所以集成電路裸片的功耗也可能增加。手持式或其他便攜式電子器件通常由一個(gè)或多個(gè)電池供電。功耗的速率越高，電池耗盡得越快。因此，已設(shè)計(jì)許多方案來降低功耗的速率。

減少電子器件中的功耗的一種方式是降低操作電壓。在包括SRAM陣列的器件中，SRAM陣列的最小操作電壓能夠成為降低操作電壓的限制因素。這是因?yàn)?，在低電壓時(shí)，半導(dǎo)體襯底的溫度可能影響SRAM的讀取和寫入操作的可靠性。具體而言，關(guān)于溫度和操作電壓，SRAM位單元針對(duì)讀取操作和寫入操作可能具有沖突的要求。

每個(gè)SRAM位單元通常包括NMOS晶體管和PMOS晶體管兩者。NMOS晶體管和PMOS晶體管兩者的閾值電壓隨著溫度的降低而增加。較高的溫度會(huì)導(dǎo)致在讀取操作期間故障增加(即，破壞性讀取)，或在從SRAM位單元的讀取操作期間所存儲(chǔ)數(shù)據(jù)的翻轉(zhuǎn)。相反地，較低的溫度會(huì)導(dǎo)致在寫入操作期間故障增加。溫度的這種影響通常在SRAM位單元的低電壓操作最顯著。

技術(shù)實(shí)現(xiàn)要素：

一個(gè)實(shí)施例是一種集成電路裸片，該集成電路裸片通過檢測該集 成電路裸片的半導(dǎo)體襯底的溫度并且基于該半導(dǎo)體襯底的溫度是高于還是低于閾值溫度而對(duì)SRAM陣列的晶體管的本體區(qū)選擇性地施加第一偏置電壓或第二偏置電壓來補(bǔ)償溫度變化對(duì)該SRAM陣列的操作的影響。以這種方式，可以基于該半導(dǎo)體襯底的溫度是高于還是低于閾值溫度而對(duì)這些晶體管的本體區(qū)選擇性地施加適當(dāng)?shù)谋倔w偏置電壓。這可以通過減少SRAM的讀取和寫入操作過程中的錯(cuò)誤來提高SRAM的可靠性。

在一個(gè)實(shí)施例中，該集成電路裸片包括半導(dǎo)體襯底、被定位在該半導(dǎo)體襯底中的摻雜阱區(qū)以及SRAM陣列，該SRAM陣列包括具有定位在該摻雜阱區(qū)中的本體區(qū)的多個(gè)晶體管。此外，該摻雜阱區(qū)可以共用于包括平面型并且鰭式FET器件的全耗盡絕緣體上硅(FDSOI)技術(shù)中的SRAM陣列的NMOS器件和PMOS器件。該集成電路裸片進(jìn)一步包括閾值溫度檢測器，該閾值溫度檢測器檢測該摻雜阱區(qū)的溫度，并且在該半導(dǎo)體襯底低于閾值溫度時(shí)向該摻雜阱區(qū)提供高電源電壓并且在該半導(dǎo)體襯底高于該摻雜阱區(qū)時(shí)向該摻雜阱區(qū)提供接地電壓。

在一個(gè)實(shí)施例中，該閾值溫度檢測器包括以檢測安排在高電源電壓與接地之間耦接在一起的多個(gè)晶體管。該檢測電路的輸出節(jié)點(diǎn)基于這些晶體管的閾值電壓而輸出高電源電壓或接地。由于這些晶體管的閾值電壓隨溫度而變化，因此當(dāng)該半導(dǎo)體襯底的溫度變化時(shí)，這些晶體管的閾值電壓也發(fā)生變化。當(dāng)溫度跨過閾值溫度時(shí)，視情況而定，該輸出節(jié)點(diǎn)被強(qiáng)制達(dá)到高電源電壓或接地。以這種方式，該溫度檢測電路基于閾值溫度而輸出高電源電壓或接地。

基于閾值溫度選擇性地施加本體偏置電壓的原理也擴(kuò)展到SRAM以外的應(yīng)用。

附圖說明

圖1是根據(jù)一個(gè)實(shí)施例的集成電路裸片上的電路的框圖。

圖2是根據(jù)一個(gè)實(shí)施例的SRAM位單元的示意圖。

圖3是根據(jù)一個(gè)實(shí)施例的包括半導(dǎo)體襯底和晶體管的集成電路裸片的橫截面。

圖4是根據(jù)一個(gè)實(shí)施例的溫度檢測電路的示意圖。

圖5是根據(jù)一個(gè)實(shí)施例的展示溫度檢測電路溫度的輸出電壓的曲線圖。

圖6A是根據(jù)一個(gè)實(shí)施例的溫度檢測電路的示意圖。

圖6B是根據(jù)一個(gè)實(shí)施例的溫度檢測電路的示意圖。

圖7是曲線圖，展示了根據(jù)一個(gè)實(shí)施例的溫度檢測電路溫度的輸出電壓。

圖8是根據(jù)一個(gè)實(shí)施例的用于基于溫度對(duì)半導(dǎo)體摻雜阱區(qū)選擇性地施加偏置電壓的過程的流程圖。

具體實(shí)施方式

圖1是根據(jù)一個(gè)實(shí)施例的集成電路裸片20上的電路的框圖。集成電路裸片20包括耦接至閾值檢測器24和控制電路26的電源電壓22?？刂齐娐?6耦接至閾值檢測器24。半導(dǎo)體摻雜阱區(qū)30耦接至閾值檢測器24。

在一個(gè)實(shí)施例中，電壓源22輸出高電源電壓VDD和接地GND。高電源電壓VDD和低電源電壓接地被提供到閾值檢測器24和控制電路26。

閾值檢測器24檢測半導(dǎo)體摻雜阱區(qū)30的溫度是高于還是低于閾值溫度。閾值檢測器24取決于半導(dǎo)體摻雜阱區(qū)的溫度是高于還是低于閾值溫度而向半導(dǎo)體摻雜阱區(qū)30輸出VDD或接地。

半導(dǎo)體摻雜阱區(qū)30包括集成電路裸片20的多個(gè)晶體管的本體區(qū)。晶體管的導(dǎo)電特性受本體區(qū)的溫度影響。具體而言，PMOS晶體管和NMOS晶體管的閾值電壓隨溫度而變化。在低電壓應(yīng)用(例如VDD<1V)中，閾值電壓的微小變化能夠?qū)е录呻娐仿闫?0的功能的較大變化。

也可以通過調(diào)節(jié)施加到晶體管的本體區(qū)的偏置電壓來調(diào)節(jié) PMOS晶體管和NMOS晶體管的閾值電壓。因此，為了抵消半導(dǎo)體摻雜阱區(qū)30中的溫度變化的影響，閾值檢測器24基于半導(dǎo)體摻雜阱區(qū)30的溫度對(duì)半導(dǎo)體摻雜阱區(qū)30選擇性地施加偏置電壓。

在一個(gè)實(shí)施例中，該集成電路裸片包括由晶體管組成的SRAM陣列，這些晶體管具有在半導(dǎo)體摻雜阱區(qū)30中的本體區(qū)。在低電壓應(yīng)用中，在所有其他因素保持不變，SRAM陣列在低溫度下將運(yùn)作不佳。因此，當(dāng)摻雜阱區(qū)30的溫度低于閾值溫度時(shí)，閾值檢測器24將VDD施加到半導(dǎo)體摻雜阱區(qū)30，以提高其性能。同樣，如果對(duì)半導(dǎo)體摻雜阱區(qū)30施加高電壓，則在高溫度下，SRAM陣列將運(yùn)作不佳。因此，當(dāng)摻雜阱區(qū)30的溫度高于閾值溫度時(shí)，閾值檢測器24將接地電壓接地施加到半導(dǎo)體摻雜阱區(qū)30，以提高其性能。通過基于閾值溫度對(duì)半導(dǎo)體摻雜阱區(qū)30選擇性地施加偏置電壓，SRAM陣列可以在高溫和低溫下均運(yùn)作良好。

在一個(gè)實(shí)例中，閾值溫度為約0℃。因此，當(dāng)半導(dǎo)體摻雜阱區(qū)30的溫度低于0℃時(shí)，閾值檢測器24將VDD施加到半導(dǎo)體摻雜阱區(qū)30。當(dāng)半導(dǎo)體摻雜阱區(qū)30的溫度高于0°時(shí)，閾值檢測器24將接地電壓接地施加到半導(dǎo)體摻雜阱區(qū)30。如本披露中所教導(dǎo)的，可以使用閾值溫度的其他值，如同可以使用其他值來應(yīng)用于阱區(qū)30。

如本領(lǐng)域技術(shù)人員根據(jù)本披露將顯而易見的，本披露的原理可以擴(kuò)展到SRAM陣列的晶體管以外的許多其他應(yīng)用。所有這樣的其他應(yīng)用落入本披露的范圍之內(nèi)。

圖2是在集成電路裸片20中實(shí)現(xiàn)的SRAM陣列的SRAM位單元32的示意圖。雖然圖1中未示出，但集成電路裸片20包括操作電路(例如SRAM 32)，以及如參照?qǐng)D1所描述的閾值檢測器24和全耗盡絕緣體上硅(FDSOI)襯底。圖3是展示FDSOI襯底中的摻雜阱區(qū)30的集成電路裸片的橫截面。圖2和圖3展示了將在裸片20上的電路上使用的本披露的原理的一個(gè)應(yīng)用的實(shí)例。

SRAM位單元32包括兩個(gè)PMOS晶體管P1、P2和四個(gè)NMOS晶體管N1至N4。晶體管P1、N1形成第一反相器。晶體管N2、P2 形成第二反相器。第一反相器和第二反相器交叉耦接在一起，這樣使得每個(gè)反相器的輸出端耦接至另一反相器的輸入端。晶體管N3、N4是其柵極耦接至字線WL的存取晶體管。存取晶體管將位線BL耦接至反相器的對(duì)應(yīng)輸出端。PMOS晶體管P1、P2的源極端子耦接至電源電壓V_DD。晶體管N1、N2的源極端子耦接至接地。

在位單元32的讀取操作過程中，位線BL被預(yù)充電到在V_DD和接地之間的中間電壓電平。然后將V_DD施加到字線WL，由此啟用存取晶體管N3、N4并且將位線BL耦接至反相器的對(duì)應(yīng)輸出端。位線BL之間將形成小的電壓差。此電壓差由感測放大器(未示出)放大，由此使讀取電路可靠地識(shí)別位線上的電壓之間的差，并且從而讀取存儲(chǔ)在SRAM位單元32中的數(shù)據(jù)。

在位單元32的寫入操作過程中，根據(jù)要被寫入到SRAM位單元32的數(shù)據(jù)，位線BL被拉高，而另一個(gè)位線BL被拉低。字線WL然后被拉高，由此將位單元32的反相器的輸入端耦接至對(duì)應(yīng)的位線BL，從而迫使交叉耦接的反相器進(jìn)入穩(wěn)定狀態(tài)，在該狀態(tài)下，反相器之一的輸出是高的，而另一個(gè)反相器的輸入是低的。

如前所述，在常規(guī)SRAM陣列中，高溫和低溫可以對(duì)讀取操作和寫入操作的可靠性產(chǎn)生不利影響，特別是在低操作電壓。然而，在與FDSOI襯底以及與體偏置發(fā)生器22和閾值檢測器24結(jié)合而實(shí)現(xiàn)的SRAM中，可以相對(duì)于常規(guī)SRAM陣列在高溫和低溫下增強(qiáng)讀取操作和寫入操作的可靠性。

圖3是包括FDSOI襯底34的集成電路裸片20的橫截面。FDSOI襯底34包括第一半導(dǎo)體材料層36、直接在第一半導(dǎo)體材料層36的頂部的掩埋氧化物層(BOX)38以及直接在BOX層38的頂部的第二半導(dǎo)體材料層40。在第一半導(dǎo)體材料層36中形成(例如)輕摻雜P型施主原子的摻雜阱區(qū)30。重?fù)诫s的本體觸點(diǎn)42被定位在摻雜阱區(qū)30上。本體接觸插塞44耦接至重?fù)诫s的本體接觸區(qū)42，通過該接觸區(qū)，本體偏置電壓可以被施加到摻雜阱區(qū)30。與FDSOI半導(dǎo)體襯底34相結(jié)合來形成NMOS晶體管46，例如SRAM位單元的NMOS 晶體管N1至N4之一。與FDSOI半導(dǎo)體襯底34相結(jié)合來形成PMOS晶體管48，例如SRAM位單元32的PMOS晶體管P1、P2之一。在第二半導(dǎo)體材料層40中形成NMOS晶體管46的N型源極區(qū)50和漏極區(qū)52。在第二半導(dǎo)體材料層40中形成PMOS晶體管48的P型源極區(qū)54和漏極區(qū)56。NMOS晶體管46的溝道區(qū)57在第二半導(dǎo)體材料層40中被定位在源極區(qū)50和漏極區(qū)52之間。PMOS晶體管48的溝道區(qū)58在第二半導(dǎo)體材料層40中被定位在源極區(qū)54和漏極區(qū)56之間。NMOS晶體管46的柵極電介質(zhì)64被定位在溝道區(qū)57之。NMOS晶體管46的柵電極60被定位在柵極電介質(zhì)64上。PMOS晶體管48的柵極電介質(zhì)66被定位在溝道區(qū)48上。PMOS晶體管的柵電極62被定位在柵極電介質(zhì)66上。源極接觸插塞68和漏極接觸插塞70被定位在源極區(qū)50和漏極區(qū)52上。源極接觸插塞72和漏極接觸插塞74被定位在PMOS晶體管48的源極區(qū)54和漏極區(qū)56上。晶體管46、48的本體區(qū)76、78被定位在第一半導(dǎo)體材料層36中，并且更具體地，被定位在摻雜阱區(qū)30內(nèi)。例如二氧化硅的溝槽隔離區(qū)79被定位在FDSOI襯底34中。

在一個(gè)實(shí)施例中，第一半導(dǎo)體材料層36是厚度在10nm至30nm之間的單晶硅。BOX層38是厚度在10nm至25nm之間的二氧化硅。第二半導(dǎo)體材料層40是厚度在5nm至8nm之間的單晶硅?？商娲?，其他半導(dǎo)體材料和電介質(zhì)材料可以用于第一半導(dǎo)體材料層36和第二半導(dǎo)體材料層40以及BOX層38。

由于第二半導(dǎo)體材料層40非常薄，因此當(dāng)晶體管46、48被啟用時(shí)，在溝道區(qū)54和58中的第二半導(dǎo)體材料層40的整個(gè)厚度被完全耗盡。因此，晶體管46、48的本體區(qū)76、78被定位在摻雜阱區(qū)30中。

可以通過對(duì)體接觸插頭44施加本體偏置電壓來將本體偏置電壓施加到摻雜阱區(qū)30。由于體接觸區(qū)42是重?fù)诫s，因此本體偏置電壓從體接觸插頭44傳送到摻雜阱區(qū)30。

在一個(gè)實(shí)施例中，閾值檢測器24基于半導(dǎo)體襯底34的溫度對(duì)摻 雜阱區(qū)選擇性地施加VDD或接地。晶體管46、48的閾值電壓部分地基于要施加到摻雜阱區(qū)30的電壓。

圖4是根據(jù)一個(gè)實(shí)施例的閾值檢測器24的示意圖。閾值檢測器24包括具有耦接至VDD的漏極端子的第一NMOS晶體管N5。晶體管N5的漏極端子耦接至晶體管N5的柵極端子。第二NMOS晶體管N6與晶體管N5串聯(lián)連接。具體而言，晶體管N6的漏極端子連接到晶體管N5的源極端子和晶體管N6的柵極端子。晶體管N6的源極端子耦接至晶體管N7的漏極端子和晶體管N9的柵極端子。晶體管N7和N8串聯(lián)連接，作為電流源80。N7和N8之間的虛線指示多個(gè)(例如10個(gè)或更多)其他NMOS晶體管串聯(lián)耦接在N7和N8之間，作為電流源80的一部分。電流源80的所有柵極端子連接至電壓PDN。PMOS晶體管P3具有連接至VDD的源極端子和連接至晶體管N11的漏極端子的漏極端子。晶體管N11和N12串聯(lián)連接，作為電流源82。N11與N12之間的虛線指示多個(gè)(例如10個(gè)或更多)其他的NMOS晶體管串聯(lián)耦接在N11和N12之間，作為電流源82的一部分。電流源82的所有柵極端子連接至電壓PDN。晶體管P3的漏極端子也連接至晶體管P4的柵極端子。晶體管P4的源極端子耦接至VDD。晶體管P4的漏極端子耦接至輸出節(jié)點(diǎn)Out。晶體管N9的漏極端子也耦接至輸出節(jié)點(diǎn)Out。晶體管N9的源極端子耦接至接地。晶體管N10耦接在Out和接地之間。具體而言，晶體管N10的漏極端子耦接至Out。晶體管N10的源極端子耦接至接地。晶體管N10的柵極端子接收控制信號(hào)PD，其中PDN是邏輯相反項(xiàng)。

閾值檢測器24利用CMOS晶體管的閾值電壓隨溫度變化的原理。具體而言，閾值檢測器24有效地放大閾值電壓的變化，以迫使Out在半導(dǎo)體襯底的溫度低于閾值電壓時(shí)接收VDD并且在半導(dǎo)體襯底的溫度高于閾值電壓時(shí)接收接地。因此，通過利用閾值電壓的變化，閾值檢測器24可以輸出基于閾值溫度而變化的本體偏置電壓。

閾值檢測器24部分地基于晶體管N9和P4的柵極電壓而輸出VDD或接地。隨著晶體管N9上的柵極電壓增加，晶體管N9的導(dǎo)電 性變得更強(qiáng)，這往往朝著接地驅(qū)動(dòng)Out。隨著晶體管P4上的柵極電壓增加，晶體管P4變得不太導(dǎo)電，由此使輸出Out與VDD屏蔽。隨著晶體管N9上的柵極電壓減小，晶體管N9變得不太導(dǎo)電，從而使Out與接地屏蔽。隨著晶體管P4上的柵極電壓減小，晶體管P4變得更加導(dǎo)電，由此朝著VDD驅(qū)動(dòng)輸出。以這種方式，閾值檢測器24輸出接地或VDD。

根據(jù)一個(gè)實(shí)施例，現(xiàn)在將給出閾值檢測器24的操作的實(shí)例。在-40℃的溫度下，在電流源被啟用(PDN＝VDD)并且驅(qū)動(dòng)電流Iref的情況下，晶體管N5、N6和P3全都導(dǎo)電。晶體管N5的源極端子上的電壓為VDD–V_Th，其中V_Th是閾值檢測器24的NMOS晶體管的閾值電壓。隨著半導(dǎo)體襯底的溫度的增加，閾值電壓V_Th減小。隨著閾值電壓V_Th減小，晶體管N5的源極端子上的電壓增加。這是因?yàn)?，電流?0驅(qū)動(dòng)固定電流通過晶體管N5并且NMOS晶體管中的電流基于過驅(qū)動(dòng)電壓V_GS-V_Th。因此，如果V_Th變化但是電流保持不變，則柵極到源極電壓V_GSN5也將發(fā)生變化。但是由于晶體管N5的柵極電壓被固定在VDD，因此N5的源極電壓被迫根據(jù)閾值電壓V_Th的減小而增加。因此，隨著溫度的增加，晶體管N5的源極端子上的電壓的變化等于-ΔV_Th，其中ΔV_Th是閾值電壓的變化。

晶體管N6的源極端子處的電壓以N5的源極處的電壓變化的速率的雙倍而增加。由于電流源80驅(qū)動(dòng)固定電流通過N6，因此過驅(qū)動(dòng)電壓V_OV(V_GSN6-V_Th)保持不變。但是由于V_Th下降了ΔV_Th而V_GN6增加了(這是因?yàn)閂_SN5已經(jīng)增加)，因此V_SN6必須增加-2ΔV_Th以使V_OV保持不變。由于V_GN6等于V_SN5，因此電壓V_SN6的變化等于-2ΔV_Th。因此，N5、N6的串聯(lián)配置和電流源80在N6的源極處將ΔV_Th的影響放大2倍。由于晶體管N9的柵極端子耦接至晶體管N6的源極端子，因此柵極電壓V_GN9的變化等于-2ΔV_Th。因此，隨著溫度的增加，V_GN9以ΔV_Th的絕對(duì)值的兩倍增加。

V_Th隨溫度的變化的影響在晶體管N9內(nèi)被進(jìn)一步放大。NMOS晶體管的漏極電流根據(jù)V_OV(V_GS-V_Th)增加。對(duì)于晶體管N9，柵極電 壓V_GN9增加了-2ΔV_Th，而源極電壓保持固定在0V。因此，V_OVN9的變化＝-2ΔV_Th-ΔV_Th＝-3ΔV_Th。因此，由于V_Th減小，V_OVN9增加3倍。因此，隨著V_Th的減小，晶體管N9的導(dǎo)電性大大增加。由于晶體管N9的導(dǎo)電性隨著溫度的增加而增加，因此晶體管N9更接近朝著接地驅(qū)動(dòng)Vout。

Out處的電壓還基于晶體管P4的導(dǎo)電性。在非常低的溫度下，晶體管P4具有高導(dǎo)電性，由此向Out提供VDD。隨著溫度的增加，PMOS晶體管的閾值電壓V_TP也增加。晶體管P4的柵極端子耦接至晶體管P3的漏極端子，該端子進(jìn)而耦接至晶體管P3的柵極端子。電流源82驅(qū)動(dòng)固定電流通過晶體管P3。為了使P3的V_OV(V_SG+V_TP，其中V_TP是隨著溫度的增加朝零增加的負(fù)值)在V_TP隨著溫度而增加時(shí)保持不變，V_GP3將以與V_TP相同的速率增加。由于P4的柵極端子耦接至P3的柵極端子，因此P4的柵極端子上的電壓的變化等于ΔV_TP。因此，隨著溫度的增加，V_GP3和V_GP4也增加。晶體管P4的過驅(qū)動(dòng)電壓V_OV不隨溫度而增加。事實(shí)上，P4的過驅(qū)動(dòng)電壓V_OV隨溫度略有降低。因此，盡管N9的過驅(qū)動(dòng)電壓V_OV隨著溫度的增加以放大的方式增加，但是P4的過驅(qū)動(dòng)電壓V_OV逐漸減小。

隨著溫度的增加，最終，晶體管N9的V_OV變得足夠大，并且P4的V_OV變得足夠小，使得輸出節(jié)點(diǎn)從VDD轉(zhuǎn)變到接地。此轉(zhuǎn)變發(fā)生所在的溫度為閾值溫度。以相同的方式，隨著溫度朝著閾值溫度降低，當(dāng)V_OVN9變得足夠小并且V_OVP4變得足夠大時(shí)，輸出電壓Vout從接地轉(zhuǎn)變到VDD。

晶體管N10可用于強(qiáng)行使輸出電壓達(dá)到接地。具體而言，當(dāng)信號(hào)PD是高值(VDD)時(shí)，晶體管N10被啟用并且Out通過N10耦接至接地。同樣，當(dāng)PD處于VDD時(shí)，PDN處于接地，由此禁用電流源80、82，這些電流源進(jìn)而禁用晶體管P4，由此將Out從VDD斷開。

圖5是根據(jù)一個(gè)實(shí)施例的閾值檢測器24的輸出電壓Vout對(duì)溫度的曲線圖。在圖5的實(shí)例中，VDD等于600mV。在-40℃下，輸出 電壓處于600mV。輸出電壓Vout隨著溫度的增加保持穩(wěn)定在600mV。溫度增加直到溫度接近約0℃的閾值溫度，此時(shí)，輸出電壓朝0V降低。因此，存在轉(zhuǎn)變周期，在該周期期間，輸出電壓隨著溫度的增加從VDD轉(zhuǎn)變到接地，或隨著溫度的降低從接地轉(zhuǎn)變到VDD。

類似地，當(dāng)溫度從40℃降低時(shí)，輸出電壓保持在0V，直到溫度接近約0℃的閾值溫度。當(dāng)溫度下降至閾值溫度附近時(shí)，輸出電壓轉(zhuǎn)變?yōu)?00mV。

可以基于摻雜物濃度、寬長比和不同的電路配置而將閾值溫度選擇為不同的值。本領(lǐng)域的技術(shù)人員將會(huì)理解，以上闡述的閾值溫度和電路配置僅通過示例的方式給出，并且可以根據(jù)本披露的原理來選擇其他閾值溫度。例如，取決于將由控制電路26或閾值檢測器24驅(qū)動(dòng)的電路的需要，可以將閾值溫度設(shè)定在20℃或30℃。此外，可以針對(duì)每個(gè)電路來選擇要施加到阱30的電壓。對(duì)于一些電路，阱電壓可以從0伏的低電壓變化到VDD的50％的高電壓，而在其他電路中，阱電壓可能是VDD的20％。阱電壓的變化范圍將基于在裸片20上的電路的類型來選擇。

圖6A和圖6B是閾值檢測器24的示意圖，該閾值檢測器包括滯后效應(yīng)和在閾值溫度下的更急劇轉(zhuǎn)變。

圖(6A)是根據(jù)一個(gè)實(shí)施例的閾值檢測器24的初始階段84的示意圖。閾值檢測器初始階段84基本上類似于圖4中的閾值檢測器24。然而，圖6A中的閾值檢測器初始階段84包括額外的晶體管N13、N14，這有助于引入滯后效應(yīng)。晶體管N13的柵極端子耦接至晶體管N9的柵極端子。晶體管N13的漏極端子耦接至OutA，即，閾值檢測器初始階段的輸出。晶體管N14耦接在N13和地面之間。

晶體管N14的柵極端子接收控制信號(hào)高_T。控制信號(hào)高_T是閾值檢測器的整體輸出OutD(圖6B中所示)的邏輯相反項(xiàng)。因此，與圖4中的實(shí)施例相比，當(dāng)溫度低且朝著閾值溫度增加時(shí)，高_T處于接地并對(duì)初始階段84的操作沒有影響。然而，當(dāng)溫度高且朝向閾值溫度降低時(shí)，高_T處于VDD，由此啟用晶體管N14并且允許晶體管N13 將OutA耦接至接地。在N13和N9兩者將OutA耦接至接地的情況下，在OutA可以脫離接地并且被驅(qū)動(dòng)到VDD之前，溫度必須在一定程度上降低超出閾值溫度。因此，存在兩個(gè)閾值溫度。第一閾值溫度針對(duì)從VDD到接地的轉(zhuǎn)變，而第二閾值溫度針對(duì)從接地到VDD的轉(zhuǎn)變。這種影響可以在圖7的曲線圖中看出。在OutA轉(zhuǎn)變到VDD之后，高_T變低并且初始階段84的操作恢復(fù)到圖4中的實(shí)施例的操作。

圖6B是根據(jù)一個(gè)實(shí)施例的包括初始階段84的閾值檢測器24的示意圖。具體而言，一系列反相器86、88、90和92在初始階段84的輸出OutA與閾值檢測器24的最終輸出OutD之間耦接在一起。PMOS晶體管P6、P5在VDD與OutA之間串聯(lián)耦接在一起。晶體管P5的柵極端子耦接至反相器86的輸出端。晶體管P6的柵極端子耦接至反相器92的輸出端。NMOS晶體管N15、N16串聯(lián)耦接在Out和接地之間。N15的柵極端子耦接至反相器86的輸出端。晶體管N16的柵極端子耦接至反相器92的輸出端?？刂齐妷焊?sub>T在反相器90、92之間產(chǎn)生。

當(dāng)溫度朝著閾值溫度增加時(shí)，OutA開始朝著接地轉(zhuǎn)變。當(dāng)輸出OutA從VDD轉(zhuǎn)變到接地時(shí)，反相器86-92中發(fā)生瞬態(tài)響應(yīng)，這將引起晶體管N15、N16暫時(shí)在同一時(shí)間被啟用。在N15、N16被啟用的情況下，OutA被快速拉至接地。以這種方式，VDD和接地之間的轉(zhuǎn)變比在圖5中進(jìn)行得更快。這種急劇轉(zhuǎn)變可以在圖7中看出。當(dāng)OutA轉(zhuǎn)變到接地時(shí)，OutD經(jīng)由反相器86-92被快速拉至接地。OutD向半導(dǎo)體摻雜阱區(qū)30提供本體偏置電壓。在OutD處于接地的情況下，高_T被拉至VDD并且在初始階段84中啟用滯后效應(yīng)，如關(guān)于圖6A所描述。

以類似的方式，隨著半導(dǎo)體襯底的溫度朝著高到低閾值溫度降低，如由高_T確定，OutA將最初處于接地。當(dāng)輸出OutA從接地轉(zhuǎn)變到VDD時(shí)，反相器86-92中發(fā)生瞬態(tài)響應(yīng)，這將使晶體管P5、P6暫時(shí)在同一時(shí)間被啟用。在P5、P6被啟用的情況下，OutA被快速 拉至VDD。以這種方式，接地到VDD的轉(zhuǎn)變比在圖5中進(jìn)行得更快。這種急劇轉(zhuǎn)變可以在本文中稍后解釋的圖7中看出。當(dāng)OutA轉(zhuǎn)變到VDD時(shí)，OutD經(jīng)由反相器86-92被快速拉至VDD。在OutD處于VDD的情況下，高_T被拉至接地并且在初始階段84中啟用滯后效應(yīng)，如關(guān)于圖6A所描述。

該滯后有效地提供了兩個(gè)閾值溫度，即，針對(duì)本體偏置電壓從VDD到接地的轉(zhuǎn)變的低到高閾值溫度和針對(duì)本體偏置電壓從接地至VDD的轉(zhuǎn)變的高到低閾值溫度。具體而言，當(dāng)半導(dǎo)體襯底的溫度增加到低到高閾值溫度時(shí)，輸出電壓將快速地從VDD轉(zhuǎn)變到接地。然而，當(dāng)半導(dǎo)體襯底的溫度降低時(shí)，輸出電壓將不會(huì)從接地轉(zhuǎn)變到VDD，直到溫度超過低到高閾值并且達(dá)到高到低閾值溫度，此時(shí)，輸出電壓迅速地從接地轉(zhuǎn)變到VDD。

圖7是根據(jù)一個(gè)實(shí)施例的圖6A、圖6B的閾值檢測器24的圖6B的輸出電壓Out_A對(duì)溫度的曲線圖。晶體管P5、P6的使用(與晶體管N15和N16耦接)協(xié)助使OutA上的轉(zhuǎn)變急劇，即，具有很短的上升和下降時(shí)間?？梢钥闯觯?dāng)溫度從-40℃朝著約-5℃的低到高閾值溫度增加時(shí)，輸出電壓保持穩(wěn)定在600mV。當(dāng)達(dá)到低到高閾值溫度時(shí)，輸出電壓迅速下降到0V。當(dāng)溫度從0℃朝著高到低閾值溫度降低時(shí)，輸出電壓在低到高閾值溫度下保持穩(wěn)定在0V，直到溫度達(dá)到高到低閾值溫度，此時(shí)，輸出電壓從0V急劇增加到600mV。因此，滯后和更急劇的轉(zhuǎn)變已經(jīng)被引入閾值檢測器24。

圖8是根據(jù)一個(gè)實(shí)施例的用于基于閾值溫度對(duì)半導(dǎo)體襯底的摻雜阱區(qū)選擇性地施加本體偏置電壓的過程800的流程圖。具體而言，在802，感測半導(dǎo)體襯底的溫度。在804，如果溫度大于閾值溫度，則過程進(jìn)行到806。如果溫度不高于閾值溫度，則過程進(jìn)行到808。在806，將第一電源電壓施加到半導(dǎo)體摻雜阱區(qū)。在808，將第二電源電壓施加到半導(dǎo)體摻雜阱區(qū)。以這種方式，基于溫度是高于還是低于閾值溫度而將第一電源電壓或第二電源電壓施加到半導(dǎo)體摻雜阱區(qū)。

上述各實(shí)施例可以被組合以提供進(jìn)一步的實(shí)施例。在本說明書中所提及的和/或在申請(qǐng)資料表中所列出的所有美國專利、美國專利申請(qǐng)出版物、美國專利申請(qǐng)、國外專利、國外專利申請(qǐng)和非專利出版物都以其全文通過引用并入本文。如有必要，可以對(duì)實(shí)施例的各方面進(jìn)行修改，以利用各專利、申請(qǐng)和出版物的概念來提供更進(jìn)一步的實(shí)施例。

鑒于以上詳細(xì)說明，可以對(duì)實(shí)施例做出這些和其他變化?？傊谝韵聶?quán)利要求書中，所使用的術(shù)語不應(yīng)當(dāng)被解釋為將權(quán)利要求書局限于本說明書和權(quán)利要求書中所披露的特定實(shí)施例，而是應(yīng)當(dāng)被解釋為包括所有可能的實(shí)施例、連同這些權(quán)利要求有權(quán)獲得的等效物的整個(gè)范圍。因此，權(quán)利要求書并不受到本披露的限制。