本發(fā)明涉及集成電路器件、用于集成電路器件的單元庫、單元架構(gòu)和電子設(shè)計(jì)自動化工具。

背景技術(shù)：

在集成電路的設(shè)計(jì)中，通常使用標(biāo)準(zhǔn)的單元庫。設(shè)計(jì)由單元庫中的實(shí)體指定的單元的處理可以是密集的，通過調(diào)整單元的部件的材料、幾何形狀和大小來實(shí)現(xiàn)變量(諸如單元的大小、單元的驅(qū)動功率、單元的速度等)之間的折中。設(shè)計(jì)單元庫中指定的單元的過程通常是勞動密集型處理，要求高技能的設(shè)計(jì)者手動設(shè)計(jì)并精煉單元的設(shè)計(jì)。

finFET的開發(fā)為設(shè)計(jì)者提供了一些傳統(tǒng)的靈活性，它們可應(yīng)用于特定單元的變形的有效設(shè)計(jì)。因此，一些功能庫基于finFET?？梢栽诰哂袞鸥窠Y(jié)構(gòu)的塊結(jié)構(gòu)中實(shí)施finFET，其中，鰭在襯底上的第一方向上并行布置(其具有窄間隙)，并且柵極在與鰭相交的垂直方向上布置。使用互補(bǔ)n溝道和p溝道晶體管的集合來形成各個(gè)單元，它們的源極、漏極和溝道位于鰭中?？梢酝ㄟ^增加或減少用于給定晶體管的并行用作溝道結(jié)構(gòu)的相同鰭的數(shù)量來調(diào)整利用finFET的單元中的各個(gè)晶體管的驅(qū)動功率和其他特性。這在單元庫的開發(fā)中提供了設(shè)計(jì)的一些粒度。然而，許多電路參數(shù)可以得益于電路結(jié)構(gòu)的更精細(xì)調(diào)整。為了細(xì)調(diào)finFET型電路，可以要求鰭或其他結(jié)構(gòu)的復(fù)雜的再配置。

以下文獻(xiàn)描述了納米線和2D材料場的開發(fā)，并且它們所有信息結(jié)合于此作為參考：

·Van der Waals Heterostructures,A.K.Geim等人，2013年7月25日，|VOL 499|NATURE|419-425；

·Vertically Integrated Nanowire Field Effect Transistors,Josh Goldberge等人，加州大學(xué)伯克利分?；瘜W(xué)系和勞倫斯伯克利國家實(shí)驗(yàn)室材料科學(xué)部門；

·Silicon Vertically Integrated Nanowire Field Effect Transistors，Josh Goldberger等人，納米快報(bào)，2006Vol.6,No.5 973-977；

·Controlled Growth of Si Nanowire Arrays for Device Integration，Allon I.Hochbaum等人，納米快報(bào)，2005Vol.5,No.3457-460；

·Modeling of Stress-retarded Orientation-dependent Oxidation:Shape Engineering of Silicon Nanowire Channels,F.-J ma等人，97-4244-5640-6/092009IEEE,IEDM09-517-520,21.5.1-21.5.4；

·Energy Efficiency Comparison of Nanowire Heterojunction TFET and Si MOSFET at Lg＝13nm,Including P-TFET and Variation Considerations,Uygar E.Avci等人，978-1-4799-2306-9/132013IEEE,IEDM13-830-833,33.4.1-33.3.4；

·美國專利申請公開第2014/0015135號，2014年1月16日公開，標(biāo)題為Self-Aligned Via Interconnect Using Relaxed Patterning Exposure，Michael L.Rieger等人；

·Novel integration process and performances analysis of Low STandby Power(LSTP)3D Multi-Channel CMOSFET(MCFET)on SOI with Metal/High-K Gate stack,E.Bernard等人，978-1-4244-1805-3/082008,16-17。

期望提供一種適合用于單元庫的單元的實(shí)施的單元設(shè)計(jì)架構(gòu)，可以提供用于電路參數(shù)的更精細(xì)變化同時(shí)減少了所要求的設(shè)計(jì)時(shí)間和設(shè)計(jì)工作。

技術(shù)實(shí)現(xiàn)要素：

描述了用于設(shè)計(jì)基于納米線或2D材料帶的電路的方法、所得到的單元架構(gòu)以及利用該單元架構(gòu)的集成電極設(shè)計(jì)工具。計(jì)算機(jī)可讀描述語言的特定單元的規(guī)范可以包括利用納米線或2D材料帶實(shí)施的晶體管和互連件。因此，計(jì)算機(jī)實(shí)施的單元可以包括一種電路(其包括第一晶體管和第二晶體管)的規(guī)范。第一晶體管可以包括并行布置以形成溝道結(jié)構(gòu)的第一集合的納米線或2D材料帶以及橫跨第一集合的納米線或2D材料帶設(shè)置的柵極導(dǎo)體。第二晶體管可以包括并行布置以形成溝道結(jié)構(gòu)的第二集合的納米線或2D材料帶以及橫跨第一集合的納米線或2D材料帶設(shè)置的柵極導(dǎo)體。第一集合中的納米線或2D材料帶的數(shù)量可以不同于第二集合中的納米線或2D材料帶的數(shù)量，使得各個(gè)晶體管的驅(qū)動功率以及其他電路性能特性可以利用更精細(xì)的粒度來設(shè)置。

此外，納米線或2D材料帶的結(jié)構(gòu)可以布置在堆疊件和層中。用于實(shí)施給定晶體管的并行納米線或并行2D材料帶的堆疊件的數(shù)量和層的數(shù)量可以根據(jù)特定需求來進(jìn)行調(diào)整。

利用該粒度來描述單元庫，其可以包括實(shí)施通用電路(諸如反相器、NAND門或其他通用邏輯單元)的單元的集合。實(shí)施通用電路的單元的并行納米線的數(shù)量可以不同于在通用單元中的特定晶體管的實(shí)施中使用的并行納米線的數(shù)量。此外，單元集合中的單元的平行納米線的數(shù)量可以不同于在通用電路中的特定互連件的實(shí)施中使用的并行納米線的數(shù)量。并行納米線的數(shù)量的這些變化可以提供晶體管的驅(qū)動功率或其他特性的更精細(xì)梯度，并且相應(yīng)地提供用于單元的不同性能特性。

適于處理電路設(shè)計(jì)的計(jì)算機(jī)實(shí)施表示的計(jì)算機(jī)系統(tǒng)包括處理器和耦合至處理器的存儲器，存儲器存儲可由處理器執(zhí)行的指令，包括從單元庫中選擇單元的指令。單元庫包括用于多個(gè)單元的實(shí)體，單元庫中的實(shí)體包括計(jì)算機(jī)可執(zhí)行語言的特定單元的規(guī)范。單元庫中的至少一個(gè)實(shí)體可以包括電路(包括第一晶體管、第二晶體管以及將第一晶體管的端子連接至第二晶體管的端子的互連件)的物理結(jié)構(gòu)和定時(shí)參數(shù)的規(guī)范，該互連件包括并行布置的一個(gè)或多個(gè)納米線或2D材料帶。

單元庫中的實(shí)體被描述為包括多個(gè)晶體管的物理結(jié)構(gòu)和定時(shí)參數(shù)的規(guī)范，多個(gè)晶體管中的至少一些晶體管具有包括一個(gè)或多個(gè)納米線或2D材料帶的相應(yīng)集合的溝道，并且其中多個(gè)晶體管中的一個(gè)晶體管的溝道具有與多個(gè)晶體管中的另一晶體管的溝道不同的納米線或2D材料帶的數(shù)量。

單元庫中的實(shí)體被描述為包括：電路單元(諸如限定存儲陣列的宏單元中的單位單元)的陣列的物理結(jié)構(gòu)和定時(shí)參數(shù)的規(guī)范，電路單元包括一個(gè)或多個(gè)晶體管和單元互連端子；以及導(dǎo)體，被配置為連接陣列中的多個(gè)電路單元的互連端子，導(dǎo)體包括并行布置的一個(gè)或多個(gè)納米線或2D材料帶。

單元庫中的實(shí)體被描述為包括含有多個(gè)晶體管和互連件的單元的規(guī)范；其中多個(gè)晶體管中的晶體管具有包括并行布置的一個(gè)或多個(gè)納米線或2D材料帶的溝道，并且互連件包括并行布置且連接至多個(gè)晶體管中的多于一個(gè)的晶體管的端子的一個(gè)或多個(gè)納米線或2D材料帶。

描述了一種設(shè)計(jì)方法，其包括將具有特定晶體管(其具有包括并行布置的多個(gè)鰭的溝道)的finFET電路轉(zhuǎn)換為包括納米線或2D材料帶的轉(zhuǎn)換電路，轉(zhuǎn)換電路替代特定晶體管，其中轉(zhuǎn)換晶體管具有包括并行布置的納米線或2D材料帶的多個(gè)堆疊件的溝道。

計(jì)算機(jī)程序產(chǎn)品被描述為包括存儲器，存儲器上存儲有指定電路的物理實(shí)施的結(jié)構(gòu)特征的計(jì)算機(jī)可讀參數(shù)、可由運(yùn)行替換處理的計(jì)算機(jī)執(zhí)行的規(guī)范以控制用其他電路或用于包括本文描述的納米線或2D材料帶的電路的部件物理替換電路。

集成電路被描述為可以包括含本文描述的納米線或2D材料帶的電路。

本發(fā)明的技術(shù)的其他方面和優(yōu)勢可以在參照下文的附圖、說明書和權(quán)利要求之后而獲知。

附圖說明

圖1A和圖1B示出了互補(bǔ)finFET塊，其中finFET晶體管可以被布置為實(shí)施單元。

圖2A和圖2B示出了互連納米線塊，其中納米線的堆疊件可以并行連接。

圖3A和圖3B示出了互補(bǔ)納米線塊，其中納米線的堆疊件可以具有不同的高度。

圖4A和圖4B示出了互補(bǔ)納米線塊，其中納米線的堆疊件可以具有不同的寬度。

圖5A和圖5B示出了互補(bǔ)納米線塊，其中堆疊件中的納米線可以具有不同的寬度。

圖6A示出了對應(yīng)于不同技術(shù)節(jié)點(diǎn)的finFET結(jié)構(gòu)的截面。

圖6B示出了納米線的堆疊件的截面。

圖7示出了二維(2D)材料的溝道的堆疊件的截面。

圖8示出了金屬層中用作局部互連件的圖案化導(dǎo)體。

圖9示出了包括用作局部互連件的納米線的圖案化導(dǎo)體。

圖10A和圖10B示出了用于兩輸入NAND門的示意性符號和晶體管級示意圖。

圖11是示出利用納米線和使用垂直納米線的納米線互連件實(shí)施的兩輸入NAND門的頂視圖的簡化布局圖。

圖11A是可應(yīng)用于圖11至圖14的圖解。

圖12是示出圖11中的兩輸入NAND門的沿著X-X’截取的截面圖的布局圖。

圖13是示出圖11中的兩輸入NAND門的沿著Y-Y’截取的截面圖的布局圖。

圖14是示出圖11中的兩輸入NAND門的沿著Z-Z’截取的截面圖的布局圖。

圖15是示出利用水平和垂直納米線實(shí)施的兩輸入NAND門的頂視圖的簡化布局圖。

圖15A是可應(yīng)用于圖15至圖18的圖解。

圖16是示出圖15中的兩輸入NAND門的沿著X-X’截取的截面圖的布局圖。

圖17是示出圖15中的兩輸入NAND門的沿著Y-Y’截取的截面圖的布局圖。

圖18是示出圖15中的兩輸入NAND門的沿著Z-Z’截取的截面圖的布局圖。

圖19示出了用于SRAM單元的晶體管級示意圖。

圖20是示出將鰭用作晶體管的溝道結(jié)構(gòu)的四個(gè)SRAM單元的頂視圖的簡化布局圖。

圖20A是可應(yīng)用于圖20、圖21和圖21A的圖解。

圖21是圖20所示四個(gè)SRAM單元中的一個(gè)的放大圖。

圖21A是示出具有γ＝2且α＝2的SRAM單元的頂視圖的簡化布局圖。

圖22是示出將納米線用作晶體管的溝道結(jié)構(gòu)的四個(gè)SRAM單元的頂視圖的簡化布局圖。

圖22A是可應(yīng)用于圖22和圖23的圖解。

圖23是圖22所示四個(gè)SRAM單元中的一個(gè)的放大圖。

圖24示出了具有不同示例性數(shù)量的納米線的納米線集合。

圖25是示出利用包括配置為位線的多個(gè)納米線的導(dǎo)體的四個(gè)SRAM單元的頂視圖的簡化布局圖。

圖25A是可應(yīng)用于圖25、圖26和圖27的圖解。

圖26是示出利用包括配置為位線的多個(gè)納米線的導(dǎo)體的十六個(gè)SRAM單元的頂視圖的簡化布局圖。

圖27是示出利用包括配置為字線的多個(gè)納米線的導(dǎo)體的十六個(gè)SRAM單元的頂視圖的簡化布局圖。

圖28是示出利用垂直場效應(yīng)晶體管(VFET)的SRAM單元的頂視圖的簡化布局圖。

圖28A是可應(yīng)用于圖28的圖解。

圖29是示出利用包括配置為位線的多個(gè)摻雜水平納米線的導(dǎo)體的兩個(gè)SRAM單元的頂視圖的簡化布局圖。

圖29A是可應(yīng)用于圖29A的圖解。

圖30示出了示例性集成電路設(shè)計(jì)流程的簡化表示。

圖31A、圖31B和圖31C是適合于技術(shù)的實(shí)施例以及技術(shù)的電路設(shè)計(jì)和電路實(shí)施例的計(jì)算機(jī)系統(tǒng)的簡化框圖。

圖32是用于設(shè)計(jì)單元庫的納米線單元的處理的簡化流程圖。

圖33是用于代表性設(shè)計(jì)自動化處理的流程圖，其可實(shí)施為由如圖31A-圖31C表示的系統(tǒng)執(zhí)行的邏輯。

具體實(shí)施方式

參考附圖提供本發(fā)明的實(shí)施例的詳細(xì)描述。以下描述通常參考具體的結(jié)構(gòu)實(shí)施例和方法。應(yīng)理解，不用于將本發(fā)明限于具體公開的實(shí)施例和方法，而是可以使用其他特征、元件、方法和實(shí)施例來實(shí)踐本發(fā)明。描述優(yōu)選實(shí)施例是為了示出本發(fā)明而不是為了限制由權(quán)利要求限定的范圍。本領(lǐng)域技術(shù)人員將意識到關(guān)于以下描述的各種等效變形。各個(gè)實(shí)施例中的類似元件通常用相同的參考標(biāo)號來表示。

圖1A和圖1B示出了互補(bǔ)finFET塊，其中finFET晶體管可以布置為實(shí)施單元。單元可以在柔性finFET單元庫中。圖1A示出了X-Y平面中的finFET結(jié)構(gòu)的頂視圖。圖1B示出了在Z-X平面中沿著A-A’截取的圖1A所示結(jié)構(gòu)的截面圖，其中Z在垂直于X-Y平面的方向上。

圖1A示出了finFET塊的圖案，其適合于使用互補(bǔ)p溝道和n溝道晶體管(已知為CMOS晶體管)來實(shí)施單元。圖案包括PMOS塊130和NMOS塊120。PMOS塊和NMOS塊可以通過隔離結(jié)構(gòu)(未示出)相互分離。PMOS塊130包括分配用于鰭的集合(包括鰭131-133)的區(qū)域。用于在任何給定PMOS塊中分配的區(qū)域的鰭集合中的鰭的數(shù)量可以根據(jù)特定實(shí)施方式的需求而變化。鰭可以在絕緣層上實(shí)施，或者從下方的半導(dǎo)體襯底突出。

NMOS塊120包括鰭的集合(包括鰭121和122)，該集合的成員在半導(dǎo)體襯底上并行布置。鰭的上部(例如，121a)可以被柵極導(dǎo)體(例如，圖1B，150)環(huán)繞并且承載電流。用于任何給定NMOS塊中分配的區(qū)域的鰭的集合中鰭的數(shù)量可以根據(jù)特定實(shí)施方式的要求而變化。與PMOS塊一樣，NMOS塊中的鰭可以在絕緣層上實(shí)施，或者從下方的半導(dǎo)體襯底突出。

圖案化柵極導(dǎo)體層上覆鰭，并且包括與多個(gè)finFET塊中的鰭正交的柵極導(dǎo)體(例如，150)。盡管僅示出了一個(gè)柵極導(dǎo)體，但可以根據(jù)特定實(shí)施方式來選擇柵極導(dǎo)體的數(shù)量。PMOS塊130包括柵極導(dǎo)體，包括柵極導(dǎo)體150，它們是圖案化柵極導(dǎo)體層的元件，并且設(shè)置在NMOS塊120和PMOS塊130中的鰭集合上方并且與NMOS塊120和PMOS塊130中的鰭集合正交。在可選實(shí)施例中，柵極導(dǎo)體150可以使用每個(gè)塊中的獨(dú)立柵極導(dǎo)體來實(shí)施，它們可以使用上覆層中的圖案化金屬層來連接。

在一個(gè)實(shí)施例中，圖案化導(dǎo)體層(例如，金屬-0)可以利用包括柵極導(dǎo)體(例如，150)的圖案化柵極導(dǎo)體層來布置。金屬-0導(dǎo)體可以是用于將所選鰭連接至供電軌140和接地軌110的供電導(dǎo)體。在可選結(jié)構(gòu)中，VDD和GND供電導(dǎo)體可以使用較高層(例如，金屬-1或金屬-2)導(dǎo)體來實(shí)施，并且也可以連接至供電軌140和接地軌110。

如本文所使用的，供電導(dǎo)體或供電軌是主要用于將電源電壓(通常稱為VDD或GND)傳輸至電路的元件的圖案化導(dǎo)體層中的導(dǎo)體。用于給定塊的VDD電壓和GND電壓可以與用于另一塊或用于同一集成電路上的其他電路的VDD電壓和GND電壓相同或不同。

圖1A示出了并行布置的多個(gè)鰭(例如，121、122、131、132和133)、供電軌(例如，140)和接地軌(例如，110)以及被布置為與鰭正交且上覆鰭的柵極導(dǎo)體(例如，150)。如圖1A所示，在柵極導(dǎo)體(例如，150)的任一側(cè)上，源極和漏極區(qū)域(例如，S/D、D/S)在鰭中實(shí)施。所得到的finFET晶體管具有在鰭中位于源極和漏極區(qū)域之間的溝道區(qū)域以及上覆鰭的柵極。finFET晶體管可以是NMOS塊120中的n溝道晶體管或者PMOS塊130中的p溝道晶體管。

圖1B以截面形式示出了并行布置在半導(dǎo)體襯底170上的多個(gè)鰭(例如，121、122、131、132和133)，使得它們進(jìn)出圖1B中的紙張延伸。各個(gè)鰭通過淺溝槽隔離(STI)結(jié)構(gòu)(例如，161-166)分離。例如，可使用金屬或多晶硅實(shí)施的柵極導(dǎo)體(例如，150)橫跨鰭延伸。

與相同柵極導(dǎo)體(例如，150)交叉的兩個(gè)或更多個(gè)鰭可以通過連接相應(yīng)的源極和連接相應(yīng)的漏極來并聯(lián)連接，從而得到具有增加的晶體管強(qiáng)度的等效晶體管。例如，兩個(gè)單獨(dú)的n溝道鰭121和122可以并聯(lián)連接，得到等效n溝道finFET晶體管，其具有的晶體管強(qiáng)度大約為兩個(gè)對應(yīng)的單鰭n溝道finFET晶體管中的每一個(gè)的晶體管強(qiáng)度的兩倍。類似地，三個(gè)單獨(dú)的p溝道鰭131、132和133可以并聯(lián)連接，得到等效p溝道finFET晶體管，其具有的晶體管強(qiáng)度大約為三個(gè)對應(yīng)的單鰭p溝道finFET晶體管中的每一個(gè)的晶體管強(qiáng)度的三倍。然而，finFET晶體管中的晶體管強(qiáng)度的梯度通過各個(gè)鰭的結(jié)構(gòu)來限制。

圖2A和圖2B示出了互補(bǔ)納米線塊，其中，納米線可以并行連接以形成晶體管。圖2A示出了包括X-Y平面中的納米線的堆疊件的結(jié)構(gòu)的頂視圖。圖2B示出了Z-X平面中沿著B-B’截取的圖2A所示結(jié)構(gòu)的截面圖，其中Z是垂直于X-Y平面的方向。在所示示例中，被配置用于n溝道操作的納米線的兩個(gè)堆疊件可以替代對應(yīng)的n溝道鰭，并且被配置用于p溝道操作的納米線的三個(gè)堆疊件可以替代圖1A的結(jié)構(gòu)的對應(yīng)n溝道鰭。

本文使用的術(shù)語“納米線”是材料(例如，硅)的長度，其具有小于10nm的最小截面尺寸，并且通過絕緣材料(可以為空氣)防護(hù)。如本文所使用的，術(shù)語“納米線”本身不暗示任何特定的摻雜輪廓。因此，如本文所使用的，“納米線”是包含具有導(dǎo)電性的縱向片段或多個(gè)片段的納米線，并且如果適合于特定材料的納米線、摻雜濃度，適合于作為晶體管的溝道、晶體管的源極、晶體管的漏極或互連件的操作。

本文使用的“2D材料帶”是包括纖維或帶的一定長度的材料，其主要由摻雜或非摻雜“2D材料”(諸如石墨烯、磷化氫(PH₃)或MoS₂(二硫化鉬))的一層或多層組成。2D材料可以認(rèn)為是趨于在如石墨烯的平面之間形成與相對較弱的鍵(諸如范得瓦爾斯鍵)共面的強(qiáng)鍵(諸如共價(jià)鍵)的材料。例如，2D材料的帶可以以帶狀形式(單層或多層)的形式、納米管的形式或波形的形式來布置。

本文使用的術(shù)語“納米線或2D材料帶互連件”是納米線或2D材料帶的片段或者納米線或2D材料帶的集合，它們從一個(gè)平面外匝(out-of-plane turn)朝向另一個(gè)平面外延伸。

本文使用的術(shù)語“納米線或2D材料帶互連件”可以相對于襯底的表面水平或垂直地定向。對于水平納米線或2D材料帶，平面外匝可以是從一個(gè)材料到另一個(gè)材料或者相同材料中的水平-垂直匝，諸如通向水平納米線或2D材料帶的過孔連接處的匝。對于垂直納米線或2D材料帶，平面外匝可以是垂直-水平匝，諸如從垂直納米線到層上或?qū)酉碌乃綄?dǎo)體的連接。注意，匝的遠(yuǎn)側(cè)上的導(dǎo)體可以是金屬接觸件，在這種情況下，匝發(fā)生在“接觸件”處。可替換地，其可以是更多納米線或2D材料帶，在這種情況下，“匝”不需要組成實(shí)際的“接觸件”。

如本文所使用的，“納米線晶體管”包括位于并聯(lián)連接的納米線的集合(其不可能是空集合，并且可以具有單個(gè)組件)上方的柵極導(dǎo)體以及位于集合中的納米線上和柵極導(dǎo)體任一側(cè)上的兩個(gè)電流路徑端子。兩個(gè)電流路徑端子被稱為源極端或漏極端，或者更一般地稱為源極/漏極端子。如本文所使用的，納米線晶體管中使用的納米線中的電流路徑位于兩個(gè)電流路徑端子之間，通過溝道，并且通過在柵極導(dǎo)體與納米線的源極端之間施加電壓時(shí)產(chǎn)生的電場來控制。漏極-源極電流可以流過電流路徑?！?D材料帶晶體管”可以相同方式限定，替代2D材料帶的定義中的納米線。

圖2A示出了納米線塊的圖案，其適合于實(shí)施使用PMOS晶體管和NMOS晶體管(已知為CMOS晶體管)的單元的實(shí)施。圖案包括PMOS塊230和NMOS塊220。PMOS塊和NMOS塊可以通過隔離結(jié)構(gòu)(未示出)相互分離。PMOS塊230包括為納米線的堆疊件的集合(包括堆疊件231-233)分配的區(qū)域。集合包括納米線的至少一個(gè)堆疊件。用于在任何給定PMOS塊中分配的區(qū)域的集合中的納米線的堆疊件的數(shù)據(jù)可以根據(jù)具體實(shí)施方式的需求而改變。PMOS塊中的納米線可以在絕緣層上實(shí)施。

NMOS塊220包括納米線的堆疊件的集合(包括堆疊件221和222)，其組件并行布置在半導(dǎo)體襯底上。在任何給定NMOS塊中分配的區(qū)域的納米線的堆疊件的集合中的納米線的堆疊件的數(shù)量可以根據(jù)具體實(shí)施方式的需求而改變。與PMOS塊一樣，NMOS塊中納米線的堆疊件可以在絕緣層上實(shí)施。

圖案化柵極導(dǎo)體層上覆納米線的堆疊件，并且包括位于納米線塊中的納米線的堆疊件上方并且與納米線塊中的納米線的堆疊件正交的柵極導(dǎo)體(例如，250)。

在一個(gè)實(shí)施例中，圖案化導(dǎo)體層(例如，金屬-0)可以布置有包括柵極導(dǎo)體(例如，250)的圖案化柵極導(dǎo)體層。金屬-0導(dǎo)體可以是用于將納米線的所選堆疊件連接至供電軌240和接地軌210的供電導(dǎo)體。在可選結(jié)構(gòu)中，VDD和GND供電導(dǎo)體可以使用較高層(例如，金屬-1或金屬-2)導(dǎo)體來實(shí)施，并且也可以連接至供電軌240和接地軌210。

本文使用的供電導(dǎo)體或供電軌是圖案化導(dǎo)體層中主要用于將電源電壓(通常稱為VDD或GND)傳送至電路的元件(包括本文描述的納米線的堆疊件)的導(dǎo)體。用于給定塊的VDD電壓和GND電壓可以與用于另一塊或者用于同一集成電路的其他電路的VDD電壓和GND電壓相同或不同。

圖2A示出了并行布置的納米線的堆疊件(例如，221、222、231、132和233)、供電軌(例如，240)和接地軌(例如，210)以及被布置為與納米線的堆疊件正交并上覆納米線的堆疊件的柵極導(dǎo)體(例如，250)。如圖2A所示，在柵極導(dǎo)體(例如，250)的任一側(cè)上，在納米線的堆疊件(例如，231)中實(shí)施源極和漏極區(qū)域(例如，S/D、D/S)。所得到的納米線具有位于納米線中的源極和漏極區(qū)域之間的溝道區(qū)域以及上覆納米線的柵極。納米線可配置用于實(shí)施NMOS塊220中的n溝道晶體管的實(shí)施。納米線可配置用于PMOS塊230中的p溝道晶體管的實(shí)施。溝道區(qū)域的長度(例如，圖2A中的L)對應(yīng)于柵極導(dǎo)體(例如，250)的寬度。納米線的最小截面尺寸(例如，圖2B中的D)可以小于或等于納米線的縱向尺寸中的溝道區(qū)域的長度。

圖2B示出了并行布置在半導(dǎo)體襯底270上的納米線的堆疊件(例如，221、222、231、232和233)，使得它們進(jìn)出圖2B中的紙面延伸。納米線的堆疊件可以通過絕緣層260(其例如可以由氧化物材料制成)與半導(dǎo)體襯底270分離。例如，可以使用金屬或多晶硅實(shí)施的柵極導(dǎo)體(例如，250)橫跨納米線的堆疊件延伸。

在一個(gè)實(shí)施例中，通過相同柵極導(dǎo)體控制的納米線的堆疊件中的兩個(gè)或更多個(gè)對應(yīng)納米線的電流路徑可以通過連接對應(yīng)納米線的相應(yīng)源極端和相應(yīng)漏極端而并聯(lián)連接，從而得到具有增加的晶體管強(qiáng)度的納米線晶體管。例如，堆疊件221中的六個(gè)對應(yīng)NMOS納米線的電流路徑可以并聯(lián)連接，使得NMOS納米線晶體管的晶體管強(qiáng)度大約為包括單個(gè)納米線的晶體管的晶體管強(qiáng)度的六倍。類似地，堆疊件231中的六個(gè)對應(yīng)PMOS納米線的電流路徑可以并聯(lián)連接，使得PMOS納米線晶體管的晶體管強(qiáng)度大約為包括單個(gè)p型納米線的晶體管的晶體管強(qiáng)度的六倍。

通過相同柵極導(dǎo)體控制的納米線的兩個(gè)或更多個(gè)堆疊件中的納米線的電流路徑可以并聯(lián)連接，從而得到具有增加的晶體管強(qiáng)度的晶體管，其對應(yīng)于兩個(gè)或更多個(gè)堆疊件中的對應(yīng)納米線的晶體管強(qiáng)度。例如，堆疊件221中的六個(gè)對應(yīng)NMOS納米線的電流路徑和堆疊件222中的六個(gè)對應(yīng)NMOS納米線的電流路徑可以并聯(lián)連接，從而得到包括十二個(gè)納米線的集合的NMOS納米線晶體管。類似地，堆疊件231、232和233的每一個(gè)中的六個(gè)對應(yīng)PMOS納米線的電流路徑可以并聯(lián)連接，得到包括十八個(gè)納米線的集合的PMOS納米線晶體管。

例如，反相器或者幾乎任何CMOS電路的部分可以配置有圖2A所示的兩個(gè)納米線晶體管。特別地，相對于襯底表面水平設(shè)置的PMOS塊230中的納米線的第一集合可以并聯(lián)連接在第一端子291與第二端子292之間，其中，第一端子在該示例中連接至供電(VDD)軌240或者連接至其他電路類型的其他節(jié)點(diǎn)。相對于襯底表面水平設(shè)置的NMOS塊220中的納米線的第二集合并聯(lián)連接在第二端子292和第三端子293之間，其中，第三端子在該示例中連接至接地(VSS)軌210或者用于其他電路類型的其他節(jié)點(diǎn)。柵極導(dǎo)體250與第一和第二端子之間的第一集合中的納米線交叉，并且與第二和第三端子之間的第二集合中的納米線交叉。輸入信號可以施加于柵極導(dǎo)體250，并且輸出可以連接至第二端子(292)。納米線的第一集合包括第一數(shù)量的納米線，納米線的第二集合包括第二數(shù)量的納米線，并且第二數(shù)量可以不同于第一數(shù)量。第一數(shù)量的納米線和第二數(shù)量的納米線可以根據(jù)設(shè)計(jì)規(guī)范進(jìn)行選擇。

通過選擇納米線的一個(gè)或多個(gè)堆疊件中的納米線的數(shù)量以并聯(lián)連接，可以提供晶體管強(qiáng)度選擇中的不可用于結(jié)合圖1描述的finFET晶體管的更精細(xì)梯度。這種更精細(xì)的梯度改善了不同電路類型所要求的NMOS和PMOS晶體管的平衡。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖2A和圖2B所示的結(jié)構(gòu)可使用2D材料帶來代替納米線。

圖3A和圖3B示出了互補(bǔ)納米線塊，其中，納米線的堆疊件可以具有不同數(shù)量的層，每一層都對應(yīng)于單個(gè)納米線，其中，層的數(shù)量可以稱為堆疊件的高度。因此，納米線結(jié)構(gòu)可以在所選數(shù)量的堆疊件中配置，其中，堆疊件具有所選數(shù)量的層。圖3A示出了包括X-Y平面中的納米線的堆疊件的布局。圖3B示出了Z-X平面中沿著C-C’截取的圖3A所示結(jié)構(gòu)的截面，其中，Z是垂直于X-Y平面的方向。圖3A和圖3B中與圖2A和圖2B相似的元件通常用相似的參考標(biāo)號表示。如圖3B中的Z方向所示，納米線的堆疊件的高度稱為堆疊件中納米線的數(shù)量。

圖3A示出了納米線塊的圖案，其適合于實(shí)施單元中的互補(bǔ)NMOS和PMOS晶體管。圖案包括PMOS塊230和NMOS塊320，每一個(gè)都具有納米線的三個(gè)堆疊件，但是每個(gè)堆疊件具有不同數(shù)量的納米線。PMOS塊和NMOS塊可以通過隔離結(jié)構(gòu)(未示出)相互分離。結(jié)合圖2A和圖2B以相同的參考標(biāo)號描述PMOS塊230。

NMOS 320包括水平納米線的堆疊件的集合(包括堆疊件321、322和323)，其組件并行布置在半導(dǎo)體襯底上。用于在任何給定NMOS塊中分配的區(qū)域的納米線的堆疊件的集合中的納米線的堆疊件的數(shù)量可以根據(jù)具體實(shí)施方式的需求而改變。這種需求可以包括將在單元庫中滿足的晶體管強(qiáng)度要求的范圍或者特定設(shè)計(jì)的特定制造約束。

圖3B示出了NMOS塊320的納米線的堆疊件(例如，321、322、323)并行布置在半導(dǎo)體襯底270上，使得它們進(jìn)出圖3B中的紙延伸。例如，NMOS塊320中納米線的三個(gè)堆疊件的每一個(gè)都具有四個(gè)納米線的高度。相比較，圖2B所示NMOS塊220中的納米線的兩個(gè)堆疊件的每一個(gè)都具有六個(gè)納米線的高度。相應(yīng)地，用于包括圖3B的NMOS塊320中的四個(gè)納米線的三個(gè)堆疊件的晶體管的晶體管強(qiáng)度可以額定地與用于包括圖2B的NMOS塊220所示的六個(gè)納米線的兩個(gè)堆疊件的晶體管的晶體管強(qiáng)度相同。

通過改變納米線的堆疊件的數(shù)量和堆疊件的高度，可以實(shí)現(xiàn)針對不同電路類型所要求的NMOS和PMOS晶體管的晶體管強(qiáng)度選擇的梯度和平衡。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖3A和圖3B所示結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖4A和圖4B示出了互補(bǔ)納米線塊，其中，納米線的堆疊件中的納米線可具有不同寬度，諸如大于其高度(即，厚度)的兩倍的寬度，在該布局中，寬度為納米線的最小截面尺寸。圖4A示出了X-Y平面中的納米線堆疊件的布局。圖4B示出了Z-X平面中沿著D-D’截取的圖4A所示結(jié)構(gòu)的截面，其中，Z是垂直于X-Y平面的方向。圖4A和圖4B中與圖2A和圖2B相似的元件通常用相似的參考標(biāo)號來表示。

如圖4A和圖4B的示例所示，NMOS塊420包括納米線的集合(其包括寬納米線的單個(gè)堆疊件421)，并且PMOS塊430包括納米線的集合(其包括寬納米線的單個(gè)堆疊件431)。相比較，圖2A、圖2B、圖3A和圖3B所示的每個(gè)堆疊件都具有窄納米線，其中，寬度可以是納米線的堆疊件的最小制造寬度。

NMOS塊420中的寬納米線的堆疊件421可以替代窄納米線的多于一個(gè)的堆疊件，諸如兩個(gè)窄納米線的三個(gè)堆疊件。這可以得到等效晶體管，只要堆疊件421中的寬納米線的高度和寬度足以匹配窄納米線的電流承載容量即可。類似地，PMOS塊430中的寬納米線的堆疊件431(下層中具有三個(gè)寬納米線431a、431b、431c，其寬度為高度的三倍)可以代替三個(gè)堆疊件中設(shè)置的九個(gè)窄納米線。

根據(jù)特定實(shí)施方式的需求，NMOS塊420可以包括多于一個(gè)的堆疊件，其具有堆疊件421的寬度或者不同于堆疊件421的寬度的寬度。類似地，PMOS塊430可包括多于一個(gè)的堆疊件430，其具有堆疊件431的寬度或者不同于堆疊件431的寬度的寬度。

通過改變納米線的堆疊件的寬度，可以減小納米線的堆疊件的高度。例如，兩個(gè)納米線(其中每個(gè)納米線都具有等于具有最小寬度的三個(gè)納米線的寬度)的堆疊件(例如，圖4B中的421)可以提供與每一個(gè)納米線都具有最小寬度的六個(gè)納米線的堆疊件(例如，圖2B中的221)相同的晶體管強(qiáng)度。相應(yīng)地，堆疊件221中的六個(gè)納米線的高度可以減小到堆疊件421中的兩個(gè)納米線的高度，或者高度減小3X，同時(shí)提供相同的晶體管強(qiáng)度。

當(dāng)形成納米線結(jié)構(gòu)時(shí)，高度的降低可以減小用于蝕刻溝槽的縱橫比，并且釋放圖案化需求，由此使得納米線更容易制造。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖4A和圖4B所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖5A和圖5B示出了互補(bǔ)納米線塊，其中，堆疊件中的納米線可以具有不同的寬度。圖5A示出了X-Y平面中的布局。圖5B示出了Z-X平面中沿著E-E’截取的圖5A所示結(jié)構(gòu)的截面，其中Z是垂直于X-Y平面的方向。圖5A和圖5B與圖2A、圖2B、圖4A和圖4B相似的元件用相同的參考標(biāo)號來表示。

如圖5A和圖5B的示例所示，NMOS塊420包括寬納米線的集合(其包括堆疊件421)，并且PMOS塊530包括寬納米線的集合(其包括堆疊件531)。

在例如具有納米線的最小寬度的三個(gè)窄納米線的等效能力的下層中，PMOS塊530中的堆疊件531在柵極導(dǎo)體與納米線的交叉點(diǎn)處要求用于納米線531a和531b的沿著X方向的寬度，并且在例如具有兩個(gè)窄納米線的等效能力的上層中，要求用于納米線531c的沿X方向的不同寬度。根據(jù)特定實(shí)施方式的需求，NMOS塊和PMOS塊的每一個(gè)中的納米線的每個(gè)納米線都可以包括具有不同寬度的納米線。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖5A和圖5B所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖6A示出了對應(yīng)于不同技術(shù)節(jié)點(diǎn)的finFET結(jié)構(gòu)中的鰭的截面。鰭包括兩個(gè)部分：被STI結(jié)構(gòu)(例如，610)環(huán)繞且位于STI表面(例如，611)下方的下部；以及位于STI表面上方的上部(例如，620)，其中STI表示淺溝槽隔離。鰭的下部被用于將鰭與相鄰的材料隔離，并且要求溝道下方的“溝道停止”區(qū)域中的較高摻雜等級。鰭的下部可以大約為鰭的上部的高度的兩倍。鰭的上部是溝道并且被高k絕緣材料(未示出)和柵極導(dǎo)體(例如，圖1B中的150)環(huán)繞。溝道的頂部80％承載通過溝道的大多數(shù)電流，而溝道的底部20％承載剩下的電流(相對較小且不太重要)。例如，如果溝道具有約30nm的高度，則通過溝道的大多數(shù)電流可以在溝道的上部24nm中承載。關(guān)于要求多少納米線來代替鰭的估計(jì)可以基于對承載通過溝道的大多數(shù)電流的鰭中的溝道的頂部80％的電流要求。

針對14nm節(jié)點(diǎn)、10nm節(jié)點(diǎn)、7nm節(jié)點(diǎn)和5nm節(jié)點(diǎn)來示出用于不同技術(shù)節(jié)點(diǎn)的最小尺寸。finFET結(jié)構(gòu)的一個(gè)問題在于：隨著技術(shù)節(jié)點(diǎn)變得更小，鰭(例如，612)的縱橫比(即，鰭高度與鰭寬度的比率)變得更大，從而更容易引起機(jī)械故障。例如，對于5nm節(jié)點(diǎn)，鰭的側(cè)面可以與垂直方向形成小至10°的角度。finFET結(jié)構(gòu)的另一問題在于：對于給定技術(shù)來說，與單鰭的電流強(qiáng)度相比難以實(shí)施電流強(qiáng)度的更精細(xì)粒度。

圖6B示出了納米線的堆疊件的截面。堆疊件中的每個(gè)納米線(例如，602)可以被高k絕緣材料(例如，604)和絕緣材料防護(hù)。堆疊件中的納米線可以并聯(lián)連接在兩個(gè)端子之間以用作納米線互連件，例如在標(biāo)準(zhǔn)單元庫中的標(biāo)準(zhǔn)單元內(nèi)。例如，納米線(例如，602)可以具有小于10納米的最小尺寸(例如，601)，并且高k絕緣材料(例如，604)可以具有1和2納米之間的厚度(例如，603)。

由于堆疊件中的納米線之間的頭頂材料的厚度(例如，605)，包括高k絕緣材料的厚度(例如，603)和柵極導(dǎo)體606中的環(huán)繞柵極材料，故并聯(lián)連接在兩個(gè)端子之間且配置為晶體管的溝道(其可以承載與finFET相同的電流強(qiáng)度)的納米線的堆疊件的高度可以是finFET中的等效鰭的高度的3倍。在所示示例中，納米線的堆疊件與柵極導(dǎo)體606相交，這可以產(chǎn)生晶體管結(jié)構(gòu)。在可選示例中，導(dǎo)體606可以被絕緣材料代替，使得納米線的堆疊件用作無源互連導(dǎo)體，其具有作為并聯(lián)連接的納米線的數(shù)量的函數(shù)的導(dǎo)電率。

圖7示出了摻雜或非摻雜二維(2D)材料的2D材料帶的堆疊件的截面，諸如單層或兩層。堆疊件中的每個(gè)2D材料帶(例如，702)都被高k絕緣材料(例如，704)防護(hù)，并且柵極(例如，706)與防護(hù)的2D材料帶相交。堆疊件中的2D材料帶可以并聯(lián)連接在兩個(gè)端子之間以用作局部互連，例如在標(biāo)準(zhǔn)單元庫中的單元內(nèi)。例如，2D材料帶(例如，702)可以具有大約為1納米以下的最小尺寸(例如，701)，并且高k絕緣材料(例如，704)可以具有約1納米的厚度(例如，703)。

由于堆疊件中的2D材料帶之間的頭頂材料的厚度(例如，705)，包括高k絕緣材料的厚度(例如，703)，故并聯(lián)連接在兩個(gè)端子之間的溝道的堆疊件(其可以承載與finFET相同的電流強(qiáng)度)可以遠(yuǎn)大于用于等效驅(qū)動電源的鰭(諸如約為10倍以上)。類似地，用作互連件的納米線的堆疊件可以要求附加高度。

然而，對于局部互連件來說，諸如在標(biāo)準(zhǔn)單元庫中的單元內(nèi)，由于寄生電容，局部互連件的較大截面對應(yīng)于通過局部互連件的較大延遲。用于互連件的納米線或2D材料例如可以將寄生電容減小數(shù)量級為10的倍數(shù)，從而堆疊件中納米線的數(shù)量可以減小上述倍數(shù)以解決用于較小寄生導(dǎo)體的降低驅(qū)動要求。

圖8例如示出了納米線晶體管的CMOS對，包括共享柵極導(dǎo)體850，并且具有金屬層中的用于局部互連件的圖案化導(dǎo)體。納米線的堆疊件(例如，831、841)被并行布置在半導(dǎo)體襯底810上，使得它們進(jìn)出圖8中的紙延伸。納米線的堆疊件通過絕緣層820(例如可以由氧化物材料制成)與半導(dǎo)體襯底810分離。例如，可使用金屬或多晶硅實(shí)施的柵極導(dǎo)體(例如，850)橫跨納米線晶體管的堆疊件延伸。金屬層中用于局部互連件的圖案化導(dǎo)體(例如，860)設(shè)置在設(shè)置納米線的堆疊件(例如，831、841)的區(qū)域之上。示圖示出了圖案化金屬互連件的厚度可相對較大。

圖9示出了圖案化導(dǎo)體，包括用于局部互連件的納米線。納米線的堆疊件(例如，931、941)并行布置在半導(dǎo)體襯底810上，使得它們進(jìn)出圖9中的紙延伸。納米線的堆疊件通過絕緣層820(例如，可由氧化物材料制成)與半導(dǎo)體襯底810分離。例如，可使用金屬或多晶硅實(shí)施的柵極導(dǎo)體(例如，950)橫跨納米線晶體管的堆疊件延伸。

第一集合的納米線(例如，961)在設(shè)置納米線的堆疊件(例如，931、941)的區(qū)域之上沿第一方向被布置為互連件。第二集合的納米線(例如，962)沿著與第一方向正交的第二方向進(jìn)入紙張且在圖案化導(dǎo)體中的第一集合的納米線之上布置為互連件。第三集合的納米線(例如，963)在圖案化導(dǎo)體中的第二集合的納米線之上沿第一方向布置為互連件。由于納米線互連件的電容相對于圖8所示圖案化金屬互連件的電容較小，所以可以減小電路中的晶體管的驅(qū)動功率。因此，例如，圖8的電路包括10個(gè)n溝道納米線和15個(gè)p溝道納米線，而圖9所示的電路可以包括設(shè)置為用于CMOS晶體管的溝道的僅兩個(gè)n溝道納米線以及僅三個(gè)p溝道納米線。當(dāng)局部互連件的電容較小時(shí)，這些較小的CMOS晶體管可以具有充足的驅(qū)動強(qiáng)度來完成目標(biāo)功能(例如，反相器)。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖8和圖9所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖10A和圖10B示出了示意性符號以及可以使用本文描述的納米線結(jié)構(gòu)實(shí)施的兩輸入NAND門的晶體管級示圖。

圖10A示出了NAND門600，其具有兩個(gè)輸入A和B以及輸出Q。NAND門的邏輯函數(shù)為：當(dāng)兩個(gè)輸入均為邏輯高時(shí)，輸出為邏輯低，而當(dāng)至少一個(gè)輸入為邏輯低時(shí)，輸出為邏輯高。

圖10B示出了用于兩輸入NAND門630(具有兩個(gè)輸入A和B以及輸出Q)的晶體管級示圖。實(shí)施NAND門的單元可以具有所示的具體電路結(jié)構(gòu)。單元庫可以包括多于一個(gè)的單元，它們實(shí)施相同的具體電路結(jié)構(gòu)，區(qū)別在于實(shí)施電路中的特定晶體管或互連件所使用的納米線的數(shù)量或者電路中的晶體管或互連件的數(shù)量。

NAND門包括并聯(lián)連接的兩個(gè)PMOS晶體管631和632以及串聯(lián)連接的兩個(gè)NMOS晶體管633和634。晶體管包括三個(gè)端子：漏極、源極和柵極。輸入A連接至PMOS晶體管631的柵極和NMOS晶體管633的柵極。輸入B連接至PMOS晶體管632的柵極和NMOS晶體管634的柵極。當(dāng)晶體管通過柵極上的電壓而導(dǎo)通時(shí)，電流在漏極和源極之間流動，降低了漏極和源極之間的電壓差。PMOS晶體管631和632的源極連接至電源電壓(例如，VDD)，而PMOS晶體管631和632的漏極連接至輸出Q。NMOS晶體管633的漏極連接至輸出Q，而NMOS晶體管634的源極連接至地電壓(例如，Vss)。

如果對應(yīng)于邏輯低的低電壓被施加給任一輸入A或B，則NMOS晶體管633和634中的至少一個(gè)截止，使得地電壓(例如，Vss)與輸出Q斷開，同時(shí)PMOS晶體管631和632中的至少一個(gè)導(dǎo)通，使得電源電壓(例如，VDD)連接至輸出Q。從而，響應(yīng)于低電壓施加至輸入A和B中的至少一個(gè)，輸出Q為邏輯高。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖10A和圖10B所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖11是示出利用垂直納米線晶體管以及水平和垂直納米線互連件實(shí)施的兩輸入NAND門的頂視圖的簡化布局圖。圖11A是可應(yīng)用于圖11至圖14的圖解。

兩輸入NAND門是利用可通過計(jì)算機(jī)可讀電路描述語言指定且用作單元庫中的實(shí)體的納米線晶體管和納米線互連件實(shí)施的單元的示例。實(shí)體可以是電子設(shè)計(jì)合成中使用的單元庫的一部分。例如，單元庫中的其他實(shí)體可以指定單元和宏單元，包括緩沖器、反相器、AND、NAND、OR、NOR、XOR、XNOR、加法器、減法器、乘法器、解碼器、觸發(fā)器、計(jì)數(shù)器、移位寄存器以及具有更復(fù)雜邏輯功能的單元。實(shí)體可以指定多個(gè)單元具有公共的電路結(jié)構(gòu)，并且利用納米線來實(shí)施，并且納米線互連件可以具有各種驅(qū)動強(qiáng)度以及相同邏輯功能的反相和非反相輸出。

兩輸入NAND門可以設(shè)置在具有表面的襯底(例如，圖12中的810)上。如圖11的示例所示，包括相對于襯底表面垂直設(shè)置的納米線的第一集合的晶體管731可以實(shí)施兩輸入NAND門630(例如，圖10B)中的PMOS晶體管631，并且包括相對于襯底表面垂直設(shè)置的納米線的第二集合的晶體管732可以實(shí)施兩輸入NAND門630中的PMOS晶體管632。類似地，包括相對于襯底表面垂直設(shè)置的納米線的第三集合的晶體管733可以實(shí)施兩輸入NAND門630中的NMOS晶體管633，并且包括相對于襯底表面垂直設(shè)置的納米線的第四集合的晶體管734可以實(shí)施兩輸入NAND門630中的NMOS晶體管634。

兩輸入NAND門的部件中的部件包括圖案化導(dǎo)體層，其包括第一金屬層(金屬-0或M0)、第二金屬層(金屬-1或M1)和第三金屬層(金屬-2或M2)。金屬-0層在金屬-1層下方，以及金屬-1層在金屬-2層下方。納米線在金屬-0層下方，并且用于晶體管的源極區(qū)域在納米線下方。第一柵極導(dǎo)體771和第二柵極導(dǎo)體772與第一金屬層和用于納米線的源極區(qū)域之間的納米線集合相交。盡管示出了三個(gè)圖案化導(dǎo)體層，但可以使用多于三個(gè)的圖案化導(dǎo)體層。

用作晶體管中的溝道結(jié)構(gòu)的納米線集合中的納米線并聯(lián)連接在兩個(gè)端子之間。具體地，晶體管731中的納米線并聯(lián)連接在連接至源極區(qū)域721和金屬-0層中的金屬-0PMOS漏極導(dǎo)體741的端子之間，并且晶體管732中的納米線并聯(lián)連接在連接至源極區(qū)域722和金屬-0PMOS漏極導(dǎo)體741的端子之間。金屬-1導(dǎo)體(例如，圖13中的751)將金屬-0PMOS漏極導(dǎo)體741連接至金屬-2連接件760。

晶體管733中的納米線并聯(lián)連接在連接至源極區(qū)域723和金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間，并且晶體管734中的納米線并聯(lián)連接在連接至源極區(qū)域724和金屬-0漏極導(dǎo)體744的端子之間。金屬-1導(dǎo)體(例如，圖12和圖13中的753)將金屬-0PMOS漏極導(dǎo)體743連接至金屬-2導(dǎo)體760。進(jìn)一步結(jié)合圖13描述納米線的并聯(lián)連接。

在它們相應(yīng)的兩個(gè)端子之間，第一柵極導(dǎo)體771與晶體管731中的納米線的第一集合中的納米線相交，并且與晶體管733中的納米線的第三集合中的納米線相交。第一柵極導(dǎo)體771連接至金屬-1連接件773，此處向輸入A施加信號。金屬-1連接件773可以在晶體管731中的納米線的第一集合與晶體管733中的納米線的第三集合之間的第一柵極導(dǎo)體771上的位置處連接至第一柵極導(dǎo)體771。

在它們相應(yīng)的兩個(gè)端子之間，第二柵極導(dǎo)體772與晶體管732中的納米線的第二集合中的納米線相交，并且與晶體管734中的納米線的第四集合中的納米線相交。第二柵極導(dǎo)體772連接至金屬-1連接件774，此處向輸入B施加信號。金屬-1連接件774可以在晶體管732中的納米線的第二集合與晶體管734中的納米線的第四集合之間的第二柵極導(dǎo)體772上的位置處連接至第二柵極導(dǎo)體772。進(jìn)一步結(jié)合圖13描述第一柵極導(dǎo)體771和第二柵極導(dǎo)體772。

金屬-0層中的金屬-0導(dǎo)體710連接至金屬-1層中的VDD供電導(dǎo)體711，經(jīng)由納米線互連件712連接至PMOS晶體管731的源極區(qū)域721，并且經(jīng)由納米線互連件713連接至PMOS晶體管732的源極區(qū)域722。金屬-0層中的金屬-0導(dǎo)體790連接至金屬-1層中的VSS供電導(dǎo)體791，并且經(jīng)由納米線互連件792連接至NMOS晶體管734的源極區(qū)域724。

盡管對于每個(gè)集合示出了三個(gè)垂直納米線，但根據(jù)平衡NMOS和PMOS晶體管的需求或者設(shè)計(jì)規(guī)范所要求的晶體管強(qiáng)度，第一、第二、第三和第四集合的納米線都可以具有與其他集合相同或不同的納米線的數(shù)量。盡管集合中的納米線被示為在三個(gè)納米線的行中，但納米線的集合可以包括多行納米線，并且每一行都可以具有不同數(shù)量的納米線。在其他實(shí)施例中，可變寬度的納米線可用于各種集合的納米線。

如圖11的示例所示，配置為納米線互連件780的納米線的集合相對于襯底的表面垂直設(shè)置。納米線的集合并聯(lián)連接在第一和第二端子之間。第一端子可以是晶體管733的源極區(qū)域723和晶體管734的金屬-0漏極導(dǎo)體744中的一個(gè)，而第二端子可以是源極區(qū)域723和金屬-0漏極導(dǎo)體744中的另一個(gè)。

納米線互連件780進(jìn)一步參照圖12來描述。納米線互連件780可以在圖10B所示的兩輸入NAND門630的電路結(jié)構(gòu)中實(shí)施NMOS晶體管633和634之間的連接680。

盡管在圖11的示例中示出納米線的一個(gè)集合被配置為垂直納米線互連件，但更多集合的納米線可以配置為垂直納米線互連件。例如，配置為第一納米線互連件的納米線的第一集合可以相對于襯底的表面垂直設(shè)置并且并聯(lián)連接在第一和第二端子之間，并且配置為第二互連件的納米線的第二集合可以相對于襯底的表面垂直設(shè)置并且并聯(lián)連接在第三端子和第四端子之間。納米線的第一集合可以包括第一數(shù)量的納米線，并且納米線的第二集合可以包括第二數(shù)量的納米線，并且第二數(shù)量可以不同于第一數(shù)量。

圖12是示出沿著X-X’截取的圖11中的兩輸入NAND門的截面的示圖。兩輸入NAND門中的元件被示為設(shè)置在襯底(例如，810)上的絕緣層(例如，820)上。元件之間的區(qū)域填充有諸如氧化硅、氮化硅、低k介電質(zhì)(具有小于二氧化硅的相對磁導(dǎo)率，或者小于3.9，例如SiOC)的介電材料，或者填充有材料的組合。

晶體管733中的納米線并聯(lián)連接在連接至源極區(qū)域723和金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間。金屬-1導(dǎo)體(例如，753)通過過孔1和過孔0將金屬-0PMOS漏極導(dǎo)體743連接至金屬-2連接件760。晶體管734中的納米線并聯(lián)連接在連接至源極區(qū)域724和金屬-0漏極導(dǎo)體744的端子之間。

晶體管733中的納米線通過絕緣材料(例如，733a)來防護(hù)，諸如二氧化硅或高k絕緣材料(具有大于二氧化硅的相對磁導(dǎo)率，或者大于3.9)。第一柵極導(dǎo)體771與源極區(qū)域723和金屬-0NMOS漏極導(dǎo)體743之間的晶體管733中的納米線相交。晶體管734中的納米線由絕緣材料(例如，734a)防護(hù)，諸如高k絕緣材料。第二柵極導(dǎo)體772與源極區(qū)域724和金屬-0NMOS漏極導(dǎo)體744之間的晶體管734中的納米線相交。

圖13是示出沿著Y-Y’截取的圖11中的兩輸入NAND門的截面圖的示圖。兩輸入NAND門中的元件被示為設(shè)置在襯底(例如，810)上的絕緣層(例如，820)上。元件之間的區(qū)域填充有諸如氧化物(SiO₂)、氮化物(SiN)或低k介電質(zhì)(SiOC)的介電材料。

晶體管731中的納米線并聯(lián)連接在連接至源極區(qū)域721和金屬-0層中的金屬-0NMOS漏極導(dǎo)體741的端子之間。金屬-1導(dǎo)體(例如，751)通過過孔1和過孔0將金屬-0PMOS漏極導(dǎo)體741連接至金屬-2導(dǎo)體760。晶體管731中的納米線由諸如高k絕緣材料的絕緣材料(例如，731a)防護(hù)。第一柵極導(dǎo)體771與源極區(qū)域721和金屬-0NMOS漏極導(dǎo)體741之間的晶體管731中的納米線相交。

晶體管733中的納米線并聯(lián)連接在連接至源極區(qū)域723和金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間。金屬-1導(dǎo)體(例如，753)通過過孔1和過孔0將金屬-0PMOS漏極導(dǎo)體743連接至金屬-2導(dǎo)體760。晶體管733中的納米線由諸如高k絕緣材料的絕緣材料(例如，733a)防護(hù)。第一柵極導(dǎo)體771與源極區(qū)域723和金屬-0NMOS漏極導(dǎo)體743之間的晶體管733中的納米線相交。

第一柵極導(dǎo)體771連接至金屬-1連接件733，此處為輸入A施加信號。第一柵極導(dǎo)體771通過過孔1331連接至金屬-1連接件773。

金屬-0層中的金屬-0導(dǎo)體710連接至金屬-1層中的VDD供電導(dǎo)體711，并且經(jīng)由納米線互連件712連接至PMOS晶體管731的源極區(qū)域721。金屬-0層中的金屬-0導(dǎo)體790連接至金屬-1層中的VSS供電導(dǎo)體791，并且經(jīng)由納米線互連件792(未示出)連接至NMOS晶體管734的源極區(qū)域724。

圖14是示出沿著Z-Z’截取的圖11中的兩輸入NAND門的截面圖的示圖。兩輸入NAND門中的元件被示為設(shè)置在襯底(例如，810)上的絕緣層(例如，820)上。元件之間的區(qū)域填充有諸如氧化物(SiO₂)、氮化物(SiN)或低k介電質(zhì)(SiOC)的介電材料。

結(jié)合圖13描述金屬-1層中的VDD供電導(dǎo)體711以及金屬-1層中的VSS供電導(dǎo)體791。

被配置為納米線互連件780的納米線的集合相對于襯底的表面垂直設(shè)置。納米線的集合并聯(lián)連接在晶體管733的源極區(qū)域723與晶體管734的金屬-0NMOS漏極導(dǎo)體744之間。

輸出Q連接至金屬-0層中的金屬-0PMOS漏極導(dǎo)體741，其又連接至晶體管731中的納米線(圖13)。輸入A連接至金屬-1連接件773(圖13)，其又連接至第一柵極導(dǎo)體771。

圖15是示出利用水平納米線互連件和垂直納米線晶體管實(shí)施的兩輸入NAND門的頂視圖的簡化布局圖，其代表可以由具有水平納米線互連件和垂直納米線晶體管的單元庫中的實(shí)體指定的電路(包括CMOS邏輯電路)。圖15A是可應(yīng)用于圖15至圖18的圖解。圖15至圖18中的類似元件通常利用圖11至圖14中的類似參考符號表示。

在圖11至圖14中描述的圖15至圖18中的類似元件包括襯底(例如，810)、并聯(lián)連接為晶體管的納米線的集合(例如，731-734)、并聯(lián)連接為納米線互連件的納米線的集合(例如，780)、金屬層(例如，M0、M1、M2)以及金屬層中的各個(gè)導(dǎo)體、用于晶體管的源極區(qū)域、與納米線的集合相交的柵極導(dǎo)體(例如，771、772)、輸入A和B、輸出Q、VDD供電導(dǎo)體(例如，711)和VSS供電導(dǎo)體(例如，791)。關(guān)于類似元件的描述在圖15至圖18中不再重復(fù)。

納米線的第一集合(例如，1121)可以配置為相對于襯底的表面水平設(shè)置的互連件，并且并聯(lián)連接在第一端子和第二端子之間。納米線的第二集合(例如，1122)可以配置為相對于襯底的表面水平設(shè)置的互連件，并且并聯(lián)連接在第三端子和第四端子之間。納米線的第一集合包括第一數(shù)量的納米線，納米線的第二集合包括第二數(shù)量的納米線，并且第二數(shù)量可以不同于第一數(shù)量。納米線的集合可以具有一個(gè)或多個(gè)納米線。

如圖15的示例所示，水平納米線被配置為連接至兩輸入NAND門中的晶體管的納米線集合中的納米線的漏極端或源極端。具體地，水平納米線互連件1121、1122和1124被配置為連接至晶體管731、732和734中的納米線的源極端。水平納米線互連件1123a、1123b和1123c被配置為連接至晶體管733的納米線集合中的納米線的源極端。

金屬-0導(dǎo)體710連接至金屬-1層中的VDD供電導(dǎo)體711，經(jīng)由垂直納米線互連件712(在晶體管731的納米線下方，參見圖17)連接至用于PMOS晶體管731的源極的水平納米線互連件1121，并且經(jīng)由垂直納米線互連件713連接至用于PMOS晶體管732的源極的水平納米線互連件1122(在晶體管732的納米線下方)。金屬-0層中的金屬-0導(dǎo)體790連接至金屬-1層中的VSS供電導(dǎo)體791，并且經(jīng)由垂直納米線互連件792連接至用于NMOS晶體管734的源極的納米線互連件1124。

晶體管中的納米線的集合并聯(lián)連接在兩個(gè)端子之間。具體地，晶體管731中的納米線并聯(lián)連接在連接至納米線互連件1121和金屬-0層中的金屬-0PMOS漏極導(dǎo)體741的端子之間，并且晶體管732中的納米線并聯(lián)連接在連接至納米線互連件1122和金屬-0PMOS漏極導(dǎo)體741的端子之間。

晶體管733中的納米線并聯(lián)連接在連接至包括納米線1123a、1123b和1123c的納米線互連件以及金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間。晶體管734中的納米線并聯(lián)連接在連接至納米線互連件1124和金屬-0漏極導(dǎo)體744的端子之間。

圖16是示出沿著X-X’截取的圖15中的兩輸入NAND門的截面圖的示圖。晶體管733中的納米線并聯(lián)連接在連接至用于晶體管733的源極的納米線互連件1123c以及金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間。晶體管734中的納米線并聯(lián)連接在連接至用于晶體管734的源極的納米線互連件1124以及金屬-0漏極導(dǎo)體744的端子之間。納米線互連件780中的垂直納米線并聯(lián)連接在用于晶體管733的源極的納米線互連件1123c與晶體管734的金屬-0NMOS漏極導(dǎo)體744之間。

圖17是沿著Y-Y’截取的圖15中的兩輸入NAND門的截面圖的示圖。晶體管731中的納米線并聯(lián)連接在連接至用于晶體管731的源極的納米線互連件1121以及金屬-0層中的金屬-0PMOS漏極導(dǎo)體741的端子之間。晶體管733中的納米線并聯(lián)連接在連接至納米線互連件(包括用于晶體管733的源極的納米線1123a、1123b和1123c)和金屬-0層中的金屬-0NMOS漏極導(dǎo)體743的端子之間。

圖18是示出沿著Z-Z’截取的圖15中的兩輸入NAND門的截面圖的示圖。配置為納米線互連件780的納米線的集合相對于襯底的表面垂直設(shè)置。納米線的集合并聯(lián)連接在用于晶體管733的源極的納米線1123a、1123b和1123c與晶體管734的金屬-0NMOS漏極導(dǎo)體744之間。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，更具體為圖11至圖18所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖19示出了用于SRAM(靜態(tài)隨機(jī)存取存儲器)單元的晶體管級示圖。本說明書中表示的SRAM單元是不需要周期性地刷新來保持存儲數(shù)據(jù)的存儲單元。

如圖19的示例所示，SRAM單元1900使用一對交叉耦合的反相器作為存儲元件以存儲單個(gè)位的數(shù)據(jù)。這一對包括配置有下拉晶體管PD_L和上拉晶體管PU_L的第一反相器以及配置有下拉晶體管PD_R和上拉晶體管PU_R的第二反相器。第一反相器具有輸出Q_L，其連接至第二反相器的柵極導(dǎo)體(例如，1920)，此處向第二反相器施加輸入信號。第二反相器具有輸出Q_R，其連接至第一反相器的柵極導(dǎo)體(例如，1910)，此處向第一反相器施加輸入信號。SRAM單元包括傳輸門PG_L和PG_R作為訪問器件，以提供用于進(jìn)出SRAM單元的數(shù)據(jù)的可切換數(shù)據(jù)路徑。字線(WL)控制用于讀取或?qū)懭氲腟RAM單元?；パa(bǔ)位線BL和BL/向傳輸門PG_L和PG_R提供數(shù)據(jù)路徑。

上拉晶體管PU_L和PU_R的源極連接至SRAM單元電源電壓(例如，VDD)，而下拉晶體管PD_L和PD_R的源極連接至SRAM單元地電壓(例如，GND)。上拉晶體管PU_L和下拉晶體管PD_L的漏極連接到一起以及連接至第一反相器的輸出Q_L。傳輸門PG_L連接在第一反相器的輸出Q_L與位線BL之間。傳輸門PG_L的柵極端連接至字線WL。上拉晶體管PU_R和下拉晶體管PD_R的漏極連接到一起并且連接至第二反相器的輸出Q_R。傳輸門PG_R連接在第二反相器的輸出Q_R與位線BL/之間。傳輸門PG_R的柵極端連接至字線WL。

關(guān)于下文SRAM單元的讀取和寫入操作的簡化描述，假設(shè)存儲在SRAM單元中的高數(shù)據(jù)值對應(yīng)于第一反相器的輸出Q_L為高數(shù)據(jù)值且第二反相器的輸出Q_R為低數(shù)據(jù)值時(shí)的狀態(tài)。在讀取或?qū)懭氩僮鞯拈_始，字線WL通過接通傳輸門PG_L和PG_R來選擇SRAM單元。在讀取或?qū)懭氩僮鞯哪┒?，字線WL通過斷開傳輸門PG_L和PG_R來取消選擇SRAM單元。

在寫入操作中，對應(yīng)于低數(shù)據(jù)值的電壓被施加至BL和BL/中的一個(gè)，而對應(yīng)于高數(shù)據(jù)值的電壓被施加至BL和BL/中的另一個(gè)，從而改變存儲元件的狀態(tài)。例如，為了寫入高數(shù)據(jù)值，對應(yīng)于高數(shù)據(jù)值的電壓被施加給位線BL，而對應(yīng)于低數(shù)據(jù)值的電壓被施加給位線BL/。為了寫入低數(shù)據(jù)值，對應(yīng)于低數(shù)據(jù)值的電壓被施加給位線BL，而對應(yīng)于高數(shù)據(jù)值的電壓被施加給位線BL/。

當(dāng)在SRAM單元中存儲高數(shù)據(jù)值時(shí)，在第一反相器中，下拉晶體管PD_L截止且上拉晶體管PU_L導(dǎo)通，使得輸出Q_L顯示出高數(shù)據(jù)值，而在第二反相器中，下拉晶體管PD_R導(dǎo)通且上拉晶體管PU_R截止，使得輸出Q_R顯示出低數(shù)據(jù)值。當(dāng)在SRAM單元中存儲低數(shù)據(jù)值時(shí)，在第一反相器中，下拉晶體管PD_L導(dǎo)通且上拉晶體管PU_L截止，使得輸出Q_L顯示出低數(shù)據(jù)值，而在第二反相器中，下拉晶體管PD_R截止而上拉晶體管PU_R導(dǎo)通，使得輸出Q_R顯示出高數(shù)據(jù)值。

在讀取操作中，對應(yīng)于高數(shù)據(jù)值的電壓被施加給位線BL和BL/，并且通過字線WL選擇SRAM單元。如果在SRAM單元中存儲高數(shù)據(jù)值，則電流流過傳輸門PG_R和下拉晶體管PD_R到地，并且通過上拉晶體管PU_L和傳輸門PG_L到位線BL。如果在SRAM單元中存儲低數(shù)據(jù)值，則電流流過下拉晶體管PD_R和傳輸門PG_R到位線BL/，并且流過傳輸門PG_L和下拉晶體管PD_L到地。

圖20是示出將鰭用作晶體管的溝道結(jié)構(gòu)的四個(gè)SRAM單元的頂視圖的簡化布局圖。圖20A是可應(yīng)用于圖20、圖21和圖21A的圖解。

四個(gè)SRAM單元中的每一個(gè)都存儲單個(gè)位的數(shù)據(jù)。四個(gè)SRAM單元中的每一個(gè)都實(shí)施針對圖19中的SRAM單元1900描述的第一反相器中的下拉晶體管PD_L和上拉晶體管PU_L、第二反相器中的下拉晶體管PD_R和上拉晶體管PU_R、以及傳輸門PG_L和PG_R。關(guān)于垂直線(例如，2015)，SRAM單元2010和2020以鏡像圖像來布置，并且SRAM單元2030和2040以鏡像圖像來布置。關(guān)于水平線(例如，2025)，SRAM單元2010和2030以鏡像圖像布置，并且SRAM單元2020和2040以鏡像圖像布置。

在相應(yīng)的位單元邊界內(nèi)，晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R被實(shí)施為包括與finFET結(jié)構(gòu)中的鰭相交的柵極導(dǎo)體(例如，2054)的finFET晶體管。finFET結(jié)構(gòu)中的鰭可以在沿水平方向布置的相鄰SRAM單元(例如，2030和2040)之間共享。柵極導(dǎo)體(例如，2054)可以在沿垂直方向布置的相鄰SRAM單元(例如，2020和2040)之間共享。互補(bǔ)位線BL和BL/可以橫跨沿水平方向布置的相鄰SEAM單元(例如，2010和2020、2030和2040)延伸。字線WL、SRAM單元電源電壓(例如，VDD)和SRAM單元地電壓(未示出)連接至四個(gè)SRAM單元中的每一個(gè)。

圖21是更詳細(xì)地示出圖20所示SRAM單元2040的放大圖。對于第一反相器，使用鰭2042和柵極導(dǎo)體2051來布置上拉晶體管PU_L。上拉晶體管PU_L具有經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2061耦合至SRAM單元電源電壓(例如，VDD)的源極端。下拉晶體管PD_L使用鰭2041和柵極導(dǎo)體2051來布置。下拉晶體管PD_L具有經(jīng)由包括一個(gè)或多個(gè)金屬層中的金屬導(dǎo)體的連接件2062耦合至SRAM單元地電壓(例如，GND)的源極端。傳輸門PGL使用鰭2041和柵極導(dǎo)體2052來布置。傳輸門PG_L的柵極端連接至字線WL。上拉晶體管PU_L和下拉晶體管PD_L的漏極經(jīng)由可以在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件(未示出)耦合到一起。傳輸門PG_L通過BL拾取點(diǎn)(未示出)在上拉晶體管PU_L和下拉晶體管PD_L的漏極與位線BL之間提供路徑。

對于第二反相器，上拉晶體管PU_R使用鰭2043和柵極導(dǎo)體2053來布置。上拉晶體管PU_R具有經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2071來耦合至SRAM單元電源電壓(例如，VDD)的源極端。下拉晶體管PD_R使用鰭2044和柵極導(dǎo)體2053來布置。下拉晶體管PD_R具有經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2072耦合至SRAM單元地電壓(例如，GND)的源極端。傳輸門PG_R使用鰭2044和柵極導(dǎo)體2054來布置。傳輸門PG_R的柵極端連接至字線WL。上拉晶體管PU_R和下拉晶體管PD_R的漏極經(jīng)由可以在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接(未示出)耦合到一起。傳輸門PG_R通過BL/拾取點(diǎn)(未示出)在上拉晶體管PU_R和下拉晶體管PD_R的漏極與位線BL/之間提供路徑。

在位置2081處，第二反相器的柵極導(dǎo)體2052耦合至第一反相器中的上拉晶體管PU_L的漏極，并且在位置2082處，第一反相器的柵極導(dǎo)體2051耦合至第二反相器中的上拉晶體管PU_R的漏極，使得第一反相器和第二反相器交叉耦合。

可以通過諸如SRAM單元的靜態(tài)噪聲裕度(SNM)、寫噪聲裕度(WNM)和讀噪聲裕度(RNM)的參數(shù)來表征SRAM單元的穩(wěn)定性。靜態(tài)噪聲裕度對下拉晶體管(W_PD)的寬度與傳輸門(W_PG)的寬度的比率敏感且取決于該比率。該比例被稱為β＝W_PD/W_PG。寫噪聲裕度對傳輸門(W_PG)的寬度與上拉晶體管(W_PU)的寬度的比率敏感且取決于該比率。該比例被稱為γ＝W_PG/W_PU。讀噪聲裕度對下拉晶體管(W_PD)的寬度與上拉晶體管(W_PU)的寬度的比率敏感且取決于該比率。該比例被稱為α＝W_PD/W_PU。對于固定的SRAM單元區(qū)域，優(yōu)化這些參數(shù)可以確定SRAM單元的總體特性。

然而，下拉晶體管的寬度(W_PD)、傳輸門的寬度(W_PG)和上拉晶體管的寬度(W_PU)通過用于實(shí)施晶體管的finFET結(jié)構(gòu)中的鰭的數(shù)量和寬度來確定。對于給定技術(shù)，鰭的寬度被量化，使得β值被實(shí)際限定為β＝1且β＝2，使得難以實(shí)施更精細(xì)的粒度。

可以通過增加或減少并聯(lián)用作給定晶體管的溝道結(jié)構(gòu)的相同鰭的數(shù)量來調(diào)整利用finFET的SRAM單元中的對應(yīng)晶體管的特性(諸如SNM、WNM和RNM)。例如，(SRAM的)寫噪聲裕度和讀噪聲裕度可以通過分別使SRAM單元的傳輸門和下拉晶體管中的鰭的寬度加倍來調(diào)整。類似地，在“β＝1”SRAM單元中，晶體管可以使用用于每個(gè)晶體管的單鰭來布置。在“β＝2”SRAM單元中，下拉晶體管可以使用對于每個(gè)下拉晶體管并聯(lián)連接的兩個(gè)相同鰭來布置，而連接至下拉晶體管的傳輸門使用單鰭來布置，從而調(diào)整靜態(tài)噪聲裕度。這在SRAM單元的開發(fā)中提供了設(shè)計(jì)的一些粒度。然而，許多電路參數(shù)(諸如SNM、WNM和RNM)可以得益于電路結(jié)構(gòu)的更細(xì)調(diào)整。

圖21A是示出γ＝2且α＝2的SRAM單元的頂視圖的簡化布局圖。上拉晶體管PU_L使用鰭2142和柵極導(dǎo)體2051來布置。第一下拉晶體管PD_L1使用鰭2141和柵極導(dǎo)體2151來布置。第二下拉晶體管PD_L2使用鰭2154和柵極導(dǎo)體2151來布置。第一傳輸門PG_L1使用鰭2141和柵極導(dǎo)體2152來布置。第二傳輸門PG_L2使用鰭2145和柵極導(dǎo)體2152來布置。假設(shè)鰭的寬度W_PU、W_PD和W_PG具有相同的最小截面尺寸，從而γ＝W_PG/W_PU＝2且α＝W_PD/W_PU＝2。

圖22是示出將納米線的集合用作晶體管的溝道結(jié)構(gòu)的四個(gè)SRAM單元的頂視圖的簡化布局圖。圖22A是可應(yīng)用于圖22和圖23的圖解。

四個(gè)SRAM單元中的每一個(gè)都存儲單個(gè)位的數(shù)據(jù)。四個(gè)SRAM單元中的每一個(gè)都實(shí)施針對圖19中的SRAM單元1900描述的第一反相器的下拉晶體管PD_L和上拉晶體管PU_L、第二反相器中的下拉晶體管PD_R和上拉晶體管PU_R以及傳輸門PG_L和PG_R。關(guān)于垂直線(例如，2215)，SRAM單元2210和2220以鏡像圖像布置，并且SRAM單元2230和2240以鏡像圖像布置。關(guān)于水平線(例如，2225)，SRAM單元2210和2230以鏡像圖像布置，并且SRAM單元2220和2240以鏡像圖像布置。

在相應(yīng)的位線邊界內(nèi)，晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R被實(shí)施為包括與納米線的集合(例如，2246)相交的柵極導(dǎo)體(例如，2254)的納米線晶體管。納米線的集合(例如，2246)可以在沿水平方向布置的相鄰SRAM單元(例如，2230和2240)之間共享。柵極導(dǎo)體(例如，2254)可以在沿垂直方向布置的相鄰SRAM單元(例如，2220和2240)之間共享。互補(bǔ)位線BL和BL/可以橫跨沿水平方向布置的相鄰SRAM單元(例如，2210和2220、2230和2240)延伸。字線WL、SRAM單元電源電壓(例如，VDD)和SRAM單元地電壓(未示出)連接至四個(gè)SRAM單元中的每一個(gè)。

圖23是更詳細(xì)示出圖22所示SRAM單元2240的放大圖。對于第一反相器，下拉晶體管PD_L包括相對于襯底表面水平設(shè)置的納米線2241的第一集合，并且并聯(lián)連接在源極端(例如，PD_L的S，其經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2262連接至SRAM單元地電壓(例如，GND))與漏極端(例如，PD_L的D，連接至第一反相器的輸出Q_L)之間。

上拉晶體管PU_L包括相對于襯底表面水平設(shè)置的納米線2242的第二集合，并且并聯(lián)連接在漏極端(例如，PU_L的D，其連接至第一反相器的輸出Q_L)與源極端(例如，PU_L的S，其經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2261連接至SRAM單元電源電壓(例如，VDD))之間。上拉晶體管PU_L和下拉晶體管PD_L的漏極經(jīng)由可以在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件(未示出)耦合到一起。

傳輸門PG_L包括相對于襯底表面水平設(shè)置的納米線2243的第三集合，并且并聯(lián)連接在第一端子(其又連接至第一反相器的輸出Q_L)與第二端子(其又通過BL拾取點(diǎn)(未示出)連接至位線BL)之間。

第一柵極導(dǎo)體2251與下拉晶體管PD_L的源極和漏極端之間的納米線的第一集合中的一個(gè)或多個(gè)納米線相交，并且與上拉晶體管PU_L的源極和漏極端之間的納米線的第二集合中的一個(gè)或多個(gè)納米線相交。第二柵極導(dǎo)體2252與傳輸門PG_L的端子之間的納米線的第三集合中的一個(gè)或多個(gè)納米線相交。

對于第二反相器，下拉晶體管PD_R包括相對于襯底表面水平設(shè)置的納米線2244的第四集合，并且并聯(lián)連接在源極端(例如，PD_R的S，其又經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2272連接至SRAM單元地電壓(例如，GND))與漏極端(例如，PD_R的D，其又連接至第二反相器的輸出Q_R)之間。

上拉晶體管PU_R包括相對于襯底表面水平設(shè)置的納米線2245的第五集合，并且并聯(lián)連接在漏極端(例如，PU_R的D，其又連接至第二反相器的輸出Q_R)與源極端(例如，PU_R的S，其又經(jīng)由在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件2271連接至SRAM單元電源電壓(例如，VDD))之間。上拉晶體管PU_R和下拉晶體管PD_R的漏極經(jīng)由可以在一個(gè)或多個(gè)金屬層中包括金屬導(dǎo)體的連接件(未示出)耦合到一起。

傳輸門PG_R包括相對于襯底表面水平設(shè)置的納米線2246的第六集合，并且并聯(lián)連接在第一端子(其又連接至第二反相器的輸出Q_R)與第二端子(其又通過BL/拾取點(diǎn)(未示出)連接至位線BL/)之間。

第三柵極導(dǎo)體2253與下拉晶體管PD_R的源極和漏極端之間的納米線的第四集合中的一個(gè)或多個(gè)納米線相交，并且與上拉晶體管PU_R的源極和漏極端之間的納米線的第五集合中的一個(gè)或多個(gè)納米線相交。第四柵極導(dǎo)體2254與傳輸門PG_R的端子之間的納米線的第六集合中的一個(gè)或多個(gè)納米線相交。

在位置2281處，第二反相器的第三柵極導(dǎo)體2253耦合至第一反相器中的上拉晶體管PU_L的漏極，并且在位置2282處，第一反相器中的第一柵極導(dǎo)體2251耦合至第二反相器中的上拉晶體管PU_R的漏極，使得第一反相器和第二反相器交叉耦合。

圖24示出了結(jié)合圖22和圖23描述的具有不同示例性數(shù)量的納米線的納米線集合，其可以用于將納米線用作晶體管的溝道結(jié)構(gòu)的SRAM單元。例如，集合2410、2420和2430分別具有6、5和3個(gè)納米線。

例如，為了細(xì)調(diào)讀噪聲裕度，在下拉晶體管PD_L中使用的第一集合的納米線可以包括第一數(shù)量的納米線，并且在上拉晶體管PU_L中使用的第二集合的納米線可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。用于下拉晶體管PD_R的納米線的第四集合可以包括第一數(shù)量的納米線，并且用于上拉晶體管PU_R的納米線的第五集合可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。

例如，為了細(xì)調(diào)靜態(tài)噪聲裕度，用于下拉晶體管PD_L的納米線的第一集合可以包括第一數(shù)量的納米線，用于傳輸門PG_L的納米線的第三集合可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。用于下拉晶體管PD_R的納米線的第四集合可以包括第一數(shù)量的納米線，用于傳輸門PG_R的納米線的第六集合可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。

例如，為了細(xì)調(diào)寫噪聲裕度，用于上拉晶體管PU_L的納米線的第二集合可以包括第一數(shù)量的納米線，并且用于傳輸門PG_L的納米線的第三集合可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。用于上拉晶體管PU_R的納米線的第五集合可以包括第一數(shù)量的納米線，并且用于傳輸門PG_R的納米線的第五集合可以包括第二數(shù)量的納米線，其中第二數(shù)量可以不同于第一數(shù)量。

在對應(yīng)于柵極導(dǎo)體和納米線的交叉點(diǎn)處，第一、第二、第三、第四、第五和第六集合中的納米線具有與納米線的縱軸正交的高度和寬度，并且寬度等于或大于兩倍的高度。

可以通過增加與在每個(gè)納米線堆疊件中配置有較少納米線的高密度SRAM單元相同的區(qū)域中的納米線堆疊件中的納米線的數(shù)量來配置高性能SRAM單元。

圖25是利用包括配置為位線的多個(gè)納米線的導(dǎo)體的四個(gè)SRAM單元的頂視圖的簡化布局圖。圖25A是可應(yīng)用于圖25、圖26和圖27的圖解。圖25中與圖22類似的元件利用類似的參考符號來表示。

在四個(gè)SRAM單元中的每一個(gè)中，圖25中與圖22所述的類似元件包括第一反相器中的下拉晶體管PD_L和上拉晶體管PU_L、第二反相器中的下拉晶體管PD_R和上拉晶體管PU_R以及傳輸門PG_L和PG_R。類似元件還包括配置為晶體管的溝道結(jié)構(gòu)的納米線的集合(例如，2246)以及與納米線的集合相交的柵極導(dǎo)體(例如，2254)。字線WL、SRAM單元電源電壓(例如，VDD)和SRAM單元地電壓(未示出)連接至四個(gè)SRAM單元中的每一個(gè)。關(guān)于類似元件的描述不再針對圖25重復(fù)。

包括并行配置的多個(gè)納米線的導(dǎo)體可以連接SRAM單元的互連端子。多個(gè)納米線可以包括相對于襯底表面水平設(shè)置的片段。多個(gè)納米線可以包括在具有多層的堆疊件中設(shè)置的納米線。多個(gè)納米線可以包括在多個(gè)堆疊件中設(shè)置的納米線。

導(dǎo)體中的納米線可以重?fù)诫s。多個(gè)納米線中的納米線包括具有小于10納米的最小尺寸的納米線。

如圖25的示例所示，導(dǎo)體可以配置為互補(bǔ)位線BL和BL/(例如，2510、2520、2530、2540)。具體地，一對互補(bǔ)位線BL和BL/(例如，2510和2520)可以橫跨沿水平方向布置的相鄰SRAM單元(例如，2210和2220、2230和2240)延伸。對于配置為位線BL或BL/的導(dǎo)體，堆疊件中層的數(shù)量和多個(gè)堆疊件中的堆疊件的數(shù)量可以通過位線的電流承載要求來確定。

SRAM單元的互連端子可以包括由雙圓表示的BL拾取點(diǎn)(例如，2545)(位線BL通過其連接至SRAM單元2230和2240中的傳輸門PG_L)以及BL/拾取點(diǎn)(例如，2535)(位線BL/通過其連接至SRAM單元2240和右側(cè)水平相鄰的SRAM單元(未示出)中的傳輸門PG_R)。盡管在圖25的示例中為了簡化BL拾取點(diǎn)和BL/拾取點(diǎn)被示為不被相應(yīng)的BL和BL/覆蓋，但在實(shí)際布局中，位線BL和BL/可以設(shè)置在BL拾取點(diǎn)和BL/拾取點(diǎn)之上。

類似地，SRAM單元的互連端子可以包括BL拾取點(diǎn)(例如，2515)(位線BL通過其連接至SRAM單元2210和2220中的傳輸門PG_L)和BL/拾取點(diǎn)(例如，2525)(位線BL/通過其連接至SRAM單元2210和與左側(cè)水平相鄰的SRAM單元(未示出)中的傳輸門PG_R)。

圖26是示出利用包括配置為位線的多個(gè)納米線的導(dǎo)體的十六個(gè)SRAM單元的頂視圖的簡化布局圖。圖26中的SRAM單元的定向?yàn)橄鄬τ趫D25中的SRAM單元旋轉(zhuǎn)90度。如圖26的示例所示，位線BL和BL/沿垂直方向橫跨相鄰的SRAM單元延伸，并且每個(gè)拾取點(diǎn)(例如，圖25中的2545)將位線(例如，BL)連接至拾取點(diǎn)(例如，SRAM單元2230中的PG_L，圖22)上方的傳輸門(例如，晶體管2240中的PG_L)和拾取點(diǎn)下方的另一傳輸門。盡管在圖26的示例中為了簡化BL拾取點(diǎn)和BL/拾取點(diǎn)被示為不被相應(yīng)的位線BL和BL/覆蓋，但在實(shí)際布局中，位線BL和BL/可以設(shè)置在BL拾取點(diǎn)和BL/拾取點(diǎn)之上。

圖27是示出利用包括配置為字線的多個(gè)納米線的導(dǎo)體的十六個(gè)SRAM單元的頂視圖的簡化布局圖。圖27的SRAM單元的定向相對于圖25中的SRAM單元旋轉(zhuǎn)90度。如圖27的示例所示，字線WL1、WL2、WL3、WL4、WL7和WL8沿水平方向橫跨相鄰的SRAM單元延伸。WL5和WL6不被示為暴露字線下方的結(jié)構(gòu)。由字線上的單圓表示的接觸件(例如，2710)將字線(例如，WL1)連接至柵極導(dǎo)體(例如，2254，圖22)，該柵極導(dǎo)體又連接至傳輸門(例如，SRAM單元2240中的PG_R，圖22)的柵極。

圖28是示出利用垂直場效應(yīng)晶體管(VFET)的SRAM單元2800的頂視圖的簡化布局圖。圖28A是可應(yīng)用于圖28和圖29的圖解。

SRAM單元存儲單個(gè)位的數(shù)據(jù)。SRAM單元包括如針對圖19中的SRAM單元100描述的第一反相器中的下拉晶體管PD_L和上拉晶體管PU_L、第二反相器的下拉晶體管PD_R和上拉晶體管PU_R以及傳輸門PG_L和PG_R。晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R被實(shí)施為VFET。

如圖28的示例所示，SRAM單元從上到下針對地電壓導(dǎo)體2841、位線BL 2831、電源電壓導(dǎo)體2851、位線BL/2832和地電壓導(dǎo)體2842在5個(gè)軌道中布置。地電壓導(dǎo)體2841和2842連接至晶體管PD_L和PD_R，而電源電壓導(dǎo)體2851連接至晶體管PU_L和PD_R。

除了由地電壓和電源電壓導(dǎo)體使用的軌道之外，用于通過傳輸門將位線BL和BL/連接至晶體管的漏極的接入點(diǎn)使用獨(dú)立的軌道。每個(gè)接入點(diǎn)都可以包括垂直納米線的集合。例如，位置2815處的接入點(diǎn)通過傳輸門PG_R將位線BL/2832連接至晶體管PD_R和PU_R的漏極。盡管只有一個(gè)接入點(diǎn)(例如，2815處)用于連接軌道中的位線(例如，BL/)，但在可在相同軌道中不設(shè)置垂直晶體管的感測中浪費(fèi)該軌道。從而，連接至位線BL和BL/的接入點(diǎn)防止4個(gè)垂直晶體管設(shè)置在位置2812、2813、2814和2815處，增加了SRAM單元的面積。

在與示出布局的頂視圖的平面垂直的垂直方向上，實(shí)施為VFET的晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R設(shè)置在表面和底部之間。位線BL和BL/(例如，2831和2832)、地電壓導(dǎo)體(例如，2841、2842)和電源電壓導(dǎo)體(例如，2851)設(shè)置在表面處。

對于第一反相器，位線BL(例如，2831)連接至傳輸門PG_L的第一端子，晶體管PU_L和PD_L的漏極在底部處連接至傳輸門PG_L的第二端子，晶體管PD_L的源極連接至地電壓導(dǎo)體(例如，2841)，晶體管PU_L的源極連接至電源電壓導(dǎo)體(例如，2851)。

對于第二反相器，位線BL/(例如，2832)連接至傳輸門PG_R的第一端子，晶體管PD_R的源極連接至地電壓導(dǎo)體(例如，2842)，晶體管PU_R的源極連接至電源電壓導(dǎo)體(例如，2851)，以及晶體管PU_R和PD_R的漏極在底部處連接至傳輸門PG_R的第二端子。字線2820連接至傳輸門PG_L和PG_R的柵極。

圖29是示出利用包括配置為位線的多個(gè)摻雜水平納米線的導(dǎo)體的兩個(gè)SRAM單元的頂視圖的簡化布局圖。圖29A是可應(yīng)用于圖29的圖解。以下提供關(guān)于SRAM單元2991的描述，因?yàn)槠浯戆⊿RAM單元2992的SRAM陣列中的SRAM單元。

如圖29的示例所示，與圖28所示在5個(gè)軌道中布置的SRAM單元相比，兩個(gè)SRAM(例如，2991、2992)中的每一個(gè)都在3個(gè)軌道中布置。從而，圖29所示的SRAM單元可以節(jié)省單元面積的40％，因?yàn)椴恍枰糜趫D28所示接入點(diǎn)的2個(gè)軌道。單元面積40％的降低可以導(dǎo)致更短的位線以及更小且更快的SRAM陣列。

兩個(gè)SRAM單元中的每一個(gè)都存儲單個(gè)位的數(shù)據(jù)。兩個(gè)SRAM單元中的每一個(gè)都包括如針對圖19中的SRAM單元1900描述的第一反相器中的下拉晶體管PD_L和上拉晶體管PU_L、第二反相器中的下拉晶體管PD_R和上拉晶體管PU_R以及傳輸門PG_L和PG_R。晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R被實(shí)施為VFET。

在與示出布局的頂視圖的平面正交的垂直方向上，實(shí)施為VFET的晶體管PD_L、PU_L、PD_R、PU_R、PG_L和PG_R設(shè)置在表面和底部之間。地電壓導(dǎo)體(例如，2941和2942)和電源電壓導(dǎo)體(例如，2951)設(shè)置在表面處。

包括多個(gè)摻雜水平納米線的導(dǎo)體在晶體管下方的底部處被配置為互補(bǔ)位線BL和BL/。多個(gè)摻雜水平納米線中的納米線包括具有小于10納米的最小尺寸的納米線。位線BL和BL/可以橫跨在與字線(例如，2920)平行或者與電源電壓導(dǎo)體和地電壓導(dǎo)體(例如，2941、2942、2951)正交的方向上布置的相鄰SRAM單元(例如，2991、2992)延伸。對于配置為位線BL或BL/的導(dǎo)體來說，可以通過位線的電流承載要求來確定堆疊件中層的數(shù)量以及多個(gè)堆疊件中的堆疊件的數(shù)量。

對于第一反相器，位線BL(例如，2931)連接至傳輸門PG_L的第一端子，晶體管PU_L和PD_L的漏極在底部處連接至傳輸門PG_L的第二端子，晶體管PD_L的源極連接至地電壓導(dǎo)體(例如，2941)，以及晶體管PU_L的源極連接至電源電壓導(dǎo)體(例如，2951)。

對于第二反相器，位線BL/(例如，2932)連接至傳輸門PG_R的第一端子，晶體管PU_R和PD_R的漏極在底部處連接至傳輸門PG_R的第二端子，晶體管PD_R的源極連接至地電壓導(dǎo)體(例如，2942)，以及晶體管PU_R的源極連接至電源電壓導(dǎo)體(例如，2951)。字線2920連接至傳輸門PG_L和PG_R的柵極。

一般地，本文討論的納米線電路結(jié)構(gòu)的可選實(shí)施方式，具體為圖22至圖29所示的結(jié)構(gòu)可以使用2D材料帶來代替納米線。

圖30示出了示例性集成電路設(shè)計(jì)流程的簡化表示。與本文的所有流程圖相同，將理解，可以組合圖30中的許多步驟，并行執(zhí)行或者在不同的序列中執(zhí)行而不影響所實(shí)現(xiàn)的功能。在一些情況下，只要進(jìn)行特定的其他變化，步驟的再配置將實(shí)現(xiàn)相同的結(jié)果，并且在其他情況下，只要滿足特定條件，步驟的再配置將實(shí)現(xiàn)相同的結(jié)果。

在高層級處，圖30的處理開始于產(chǎn)品方案(塊3000)，并且在EDA(電子設(shè)計(jì)自動化)軟件設(shè)計(jì)處理中實(shí)現(xiàn)(塊3010)。當(dāng)完成設(shè)計(jì)時(shí)，發(fā)生制造處理(塊3050)以及封裝和組裝處理(塊3060)，最終得到完成的集成電路芯片(結(jié)果3070)。

EDA軟件設(shè)計(jì)處理(塊3010)實(shí)際上由多個(gè)步驟3012-3030組成，為了簡化以線性方式示出。在實(shí)際的集成電路設(shè)計(jì)處理中，特定的設(shè)計(jì)可能必須返回到步驟直到通過特定測試。類似地，在任何實(shí)際的設(shè)計(jì)處理中，這些步驟可以不同的順序和組合發(fā)生。因此，通過環(huán)境和一般的說明而非具體或推薦的特定集成電路的設(shè)計(jì)流程來提供描述。

現(xiàn)在將提供EDA軟件設(shè)計(jì)處理(塊3010)的組成步驟的簡要描述。

系統(tǒng)設(shè)計(jì)(塊3012)：設(shè)計(jì)者描述他們想要實(shí)施的功能；它們可以執(zhí)行假設(shè)計(jì)劃(what-if planning)以精煉功能；檢查成本等。硬件-軟件架構(gòu)選擇可以發(fā)生在該階段?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Model Architect、Saber、System Studio和Design產(chǎn)品。

邏輯設(shè)計(jì)和功能驗(yàn)證(塊3014)：在該階段，用于系統(tǒng)中的模塊的高級描述語言(HDL)代碼(諸如VHDL或Verilog代碼)被寫入并且檢查設(shè)計(jì)的功能精度。更具體地，檢查設(shè)計(jì)以確保其響應(yīng)于特定的輸入刺激而產(chǎn)生正確的輸出?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括VCS、VERA、Design、Magellan、Formality、ESP和LEDA產(chǎn)品。

用于測試的合成和設(shè)計(jì)(塊3016)：這里，VHDL/Verilog被翻譯為網(wǎng)表?？梢葬槍δ繕?biāo)技術(shù)優(yōu)化網(wǎng)表。此外，發(fā)生測試的設(shè)計(jì)和實(shí)施允許檢查完成的芯片?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Design、PhysicalCompiler、Test Compiler、Power Complier、FPGA Compiler、TetraMAX和Design產(chǎn)品?？梢栽谠撾A段發(fā)生本文所述的納米線和2D材料帶單元的使用的設(shè)計(jì)優(yōu)化。

網(wǎng)表驗(yàn)證(塊3018)：在該步驟中，檢查網(wǎng)表是否符合定時(shí)約束以及是否與VHDL/Verilog源代碼一致?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Formality、PrimeTime和VCS產(chǎn)品。

設(shè)計(jì)計(jì)劃(塊3020)：這里，針對定時(shí)和頂層布線構(gòu)造和分析用于芯片的總體平面圖?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Astro和IC Compiler產(chǎn)品?？梢栽谠撾A段發(fā)生基于納米線和/或基于2D材料帶的單元選擇、布局和優(yōu)化。

物理實(shí)施(塊3022)：在該步驟中發(fā)生布局(電路元件的定位)和布線(電路元件的連接)?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括AstroRail、Primetime和StarRC/XT產(chǎn)品。例如使用本文所述的基于納米線單元的納米線單元布局和結(jié)構(gòu)，可以在該階段實(shí)施或優(yōu)化基于納米線和/或基于2D材料帶的單元布局、映射和互連布置。

分析和提取(塊3024)：在該步驟中，在晶體管級處驗(yàn)證電路功能；這又允許假設(shè)精煉?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Custom Designer、AstroRail、PrimeRail、Primetime和Star RC/XT產(chǎn)品。

物理驗(yàn)證(塊3026)：在該階段，執(zhí)行各種驗(yàn)證功能以確保針對制造、電問題、光刻問題和電路的正確性?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Hercules產(chǎn)品。

下線(塊3027)：該階段提供“下線(tape-out)”數(shù)據(jù)，用于制造用于光刻使用的掩模來制造完成的芯片。可用于該步驟的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括CATS(R)系的產(chǎn)品。

分辨率增強(qiáng)(塊3028)：該階段涉及布局的幾何操作以改進(jìn)設(shè)計(jì)的制造性?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括Proteus/Progen、ProteusAF和PSMGen產(chǎn)品。

掩模制備(塊3030)：該階段包括掩模數(shù)據(jù)制備和掩模本身的寫入?？捎糜谠摬襟E的來自Synopsys有限公司的示例性EDA軟件產(chǎn)品包括CATS(R)系的產(chǎn)品。

本文描述的基于納米線和/或基于2D材料帶技術(shù)的實(shí)施例可在上述一個(gè)或多個(gè)階段期間使用，例如包括階段3016至3022和3030中的一個(gè)或多個(gè)階段。此外，納米線單元和2D材料帶技術(shù)提供了能夠?qū)嵤┕こ谈闹噶頔OC的靈活性，包括設(shè)計(jì)驗(yàn)證階段期間的單元大小的修改。

圖31A、圖31B和圖31C是適合于技術(shù)實(shí)施例以及技術(shù)的電路設(shè)計(jì)和電路實(shí)施例使用的計(jì)算機(jī)系統(tǒng)的簡化框圖。計(jì)算機(jī)系統(tǒng)3110通常包括至少一個(gè)處理器3114，其經(jīng)由總線子系統(tǒng)3112與多個(gè)外圍設(shè)備通信。這些外圍設(shè)備可以包括存儲子系統(tǒng)3124(包括存儲子系統(tǒng)3126和文件存儲子系統(tǒng)3128)、用戶接口輸入設(shè)備3122、用戶接口輸出設(shè)備3120和網(wǎng)絡(luò)接口子系統(tǒng)3116。輸入和輸出設(shè)備允許用戶與計(jì)算機(jī)系統(tǒng)3110交互。網(wǎng)絡(luò)接口子系統(tǒng)3116提供網(wǎng)絡(luò)外的接口(包括針對通信網(wǎng)絡(luò)3118的接口)，并且經(jīng)由通信網(wǎng)絡(luò)3118耦合至其他計(jì)算機(jī)系統(tǒng)中的對應(yīng)接口設(shè)備。通信網(wǎng)絡(luò)3118可以包括許多互連計(jì)算機(jī)系統(tǒng)和通信鏈接。這些通信鏈接可以是有線鏈接、光學(xué)鏈接、無線鏈接或者用于信息通信的任何其他機(jī)制。雖然在一個(gè)實(shí)施例中通信網(wǎng)絡(luò)3118是因特網(wǎng)，但通信網(wǎng)絡(luò)3118可以是任何適當(dāng)?shù)挠?jì)算機(jī)網(wǎng)絡(luò)。

用戶接口輸入設(shè)備3122可以包括鍵盤、指向設(shè)備(諸如鼠標(biāo)、跟蹤球、觸摸盤或圖形表)、掃描儀、結(jié)合到顯示器中的觸摸屏、音頻輸入設(shè)備(諸如聲音識別系統(tǒng)、麥克風(fēng))和其他類型的輸入設(shè)備。通常，術(shù)語“輸入設(shè)備”的使用用于包括用于在計(jì)算機(jī)系統(tǒng)3110中或通信網(wǎng)絡(luò)3118上輸入信息的所有可能類型的設(shè)備和方式。

用戶接口輸出設(shè)備3120可以包括顯示子系統(tǒng)、打印機(jī)、傳真機(jī)或者非視覺顯示器(諸如音頻輸出設(shè)備)。顯示子系統(tǒng)可以包括陰極射線管(CRT)、平板設(shè)備(諸如液晶顯示器(LCD))、投影設(shè)備或者用于創(chuàng)建可視圖像的一些其他機(jī)制。顯示子系統(tǒng)還可以提供非視覺顯示器，諸如經(jīng)由音頻輸出設(shè)備。通常，術(shù)語“輸出設(shè)備”的使用用于包括從計(jì)算機(jī)系統(tǒng)3110向用戶或者向其他機(jī)器或計(jì)算機(jī)系統(tǒng)輸出信息的所有可能類型的設(shè)備和方式。

存儲子系統(tǒng)3124存儲提供本文所述的一些或所有EDA工具的功能的基礎(chǔ)編程和數(shù)據(jù)結(jié)構(gòu)，包括至少一個(gè)單元指定利用本文描述的垂直和/或水平納米線和/或2D材料帶的并行集合的電路實(shí)施方式的納米線單元庫，以及應(yīng)用于開發(fā)用戶庫的單元以及使用庫的物理和邏輯設(shè)計(jì)的工具。這些軟件模塊通常由處理器3114來執(zhí)行。

存儲子系統(tǒng)3126通常包括多個(gè)存儲器，該多個(gè)存儲器包括用于存儲程序執(zhí)行期間的指令和數(shù)據(jù)的主隨機(jī)存取存儲器(RAM)3130以及存儲固定指令的只讀存儲器(ROM)3132。文件存儲子系統(tǒng)3128提供用于程序和數(shù)據(jù)文件的持久存儲器，并且可以包括硬盤驅(qū)動器、與相關(guān)的可移動介質(zhì)一起的軟盤驅(qū)動器、CD-ROM驅(qū)動器、光學(xué)驅(qū)動器或者可移除介質(zhì)盒。實(shí)施特定實(shí)施例的功能的數(shù)據(jù)庫和模塊可以由文件存儲子系統(tǒng)3128來存儲。

總線子系統(tǒng)3112提供了用于使計(jì)算機(jī)系統(tǒng)3110的各種部件和子系統(tǒng)根據(jù)需要相互通信的機(jī)制。盡管總線子系統(tǒng)3112被示意性示為單個(gè)總線，但總線子系統(tǒng)的可選實(shí)施例可以使用多個(gè)總線。

計(jì)算機(jī)系統(tǒng)3110本身可以是各種類型，包括個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、工作站、計(jì)算機(jī)端子、網(wǎng)絡(luò)計(jì)算機(jī)、電視機(jī)、大型機(jī)或者任何其他數(shù)據(jù)處理系統(tǒng)或用戶設(shè)備。由于計(jì)算機(jī)和網(wǎng)絡(luò)的常變特性，圖31A中所示的計(jì)算機(jī)系統(tǒng)3110的描述僅用作示出優(yōu)選實(shí)施例的目的的具體示例。計(jì)算機(jī)系統(tǒng)3110的許多其他結(jié)構(gòu)也是可以的，其具有比圖31A所示計(jì)算機(jī)系統(tǒng)更多或更少的部件。

圖31B示出了與文件存儲子系統(tǒng)3128和/或網(wǎng)絡(luò)接口子系統(tǒng)3116相關(guān)聯(lián)的諸如非暫態(tài)、計(jì)算機(jī)可讀數(shù)據(jù)存儲介質(zhì)的存儲器3140，并且可以包括指定電路設(shè)計(jì)的數(shù)據(jù)結(jié)構(gòu)，包括來自納米線和/或2D材料帶單元庫的單元或者其他基于納米線的單元或基于2D材料帶的單元。在其他實(shí)施例中，存儲器3140存儲單元庫，其包括使用靈活的納米線和/或2D材料帶單元結(jié)構(gòu)實(shí)施的單元。存儲器3140可以是硬盤驅(qū)動器、軟盤、CD-ROM、光學(xué)介質(zhì)、可移除介質(zhì)盒或者以易失性或非易失性形式存儲計(jì)算機(jī)可讀數(shù)據(jù)的其他介質(zhì)。存儲器3140被示為存儲電路設(shè)計(jì)3180，例如包括實(shí)施單元或宏單元的電路的幾何特征的描述，其包括利用本文描述的納米線技術(shù)創(chuàng)建的一個(gè)或多個(gè)納米線塊單元。

圖31C是表示利用所述技術(shù)創(chuàng)建的集成電路3190的塊，其包括一個(gè)或多個(gè)納米線單元、一個(gè)或多個(gè)2D材料帶單元和/或從納米線單元庫中選擇的單元。

圖32是用于設(shè)計(jì)用戶單元庫的納米線或2D材料單元的處理的簡化流程圖。例如，可以通過由單元設(shè)計(jì)者用于創(chuàng)建單元庫的交互式軟件工具來執(zhí)行該方法。步驟的順序可以根據(jù)具體設(shè)計(jì)來修改。根據(jù)簡化流程圖，選擇包括在單元庫中的基礎(chǔ)單元(3200)。這種基礎(chǔ)單元可以是上述反相器、觸發(fā)器、邏輯門、邏輯塊或其他單元結(jié)構(gòu)?；A(chǔ)單元可以由類似于圖3A-3B或圖4A-4B的結(jié)構(gòu)組成，其中，在根據(jù)目標(biāo)制造處理或目標(biāo)制造處理可用的參數(shù)集合內(nèi)，p溝道納米線或2D材料帶的行的數(shù)量、p溝道納米線或2D材料帶的層的數(shù)量、n溝道納米線或2D材料帶的行的數(shù)量以及n溝道納米線或2D材料帶的層的數(shù)量是可選擇參數(shù)。

在其他示例中，用戶可以指定單元特性，諸如導(dǎo)通狀態(tài)時(shí)的晶體管的導(dǎo)電率或者單元的驅(qū)動能力。設(shè)計(jì)工具可以使用用戶指定特性來確定單元特征，包括p溝道納米線或2D材料帶的行和層的數(shù)量以及n溝道納米線或2D材料帶的行和層的數(shù)量。用戶輸入可以指定或提供用于確定其他特征的輸入，例如包括柵極尺寸以及與單元中的對象的形狀和位置相關(guān)的特征(例如，單元邊界、供電導(dǎo)體的位置和寬度、柵極、有源區(qū))等(3201)。

基礎(chǔ)單元輸入可以包括finFET單元的規(guī)范，并且在根據(jù)目標(biāo)制造處理或目標(biāo)制造處理可用的參數(shù)集合內(nèi)，鰭和基礎(chǔ)單元中包括鰭的晶體管的配置可用于確定的p溝道納米線或2D材料帶的行的數(shù)量、p溝道納米線或2D材料帶的層的數(shù)量、n溝道納米線或2D材料帶的行的數(shù)量以及n溝道納米線或2D材料帶的層的數(shù)量是可選擇參數(shù)。在該實(shí)施例中，利用由本文所述的納米線或2D材料帶的使用提供的電路調(diào)整的粒度，處理將具有特定晶體管(其具有包括多個(gè)并行配置的多個(gè)鰭的溝道)轉(zhuǎn)換為轉(zhuǎn)換電路，轉(zhuǎn)換電路用轉(zhuǎn)換晶體管替代特定晶體管，其中，轉(zhuǎn)換晶體管具有包括并行配置的納米線或2D材料帶的多個(gè)堆疊件的溝道。

然后，圖案化柵極導(dǎo)體層被指定以在覆蓋將用于單元中的晶體管的納米線的集合的行中形成柵極(3202)。然后，圖案化導(dǎo)體層被指定，以建立適當(dāng)?shù)幕ミB件，優(yōu)選包括具有以列布置的具有的層以及具有以行布置的導(dǎo)體的層(3203)。多個(gè)圖案化導(dǎo)體層包括供電導(dǎo)體。然后，指定層間連接件，以在一個(gè)或多個(gè)圖案化導(dǎo)體層中定位納米線或2D材料帶、柵極導(dǎo)體、納米線互連件或2D材料帶互連件和導(dǎo)體之間的連接件(3204)。

創(chuàng)建用于單元庫中的實(shí)體的機(jī)器可讀規(guī)范的處理可以包括執(zhí)行提取處理以限定電路的物理特性和行為，諸如定時(shí)參數(shù)(如延遲)、輸入和輸出電容、增益、面積等。提取處理可以使用結(jié)合圖29提到的電子設(shè)計(jì)自動化工具來執(zhí)行(3205)。在該方法中產(chǎn)生的規(guī)范可以包括使用表示包括納米線或2D材料帶的元件的指定幾何形狀的開放架構(gòu)系統(tǒng)交換標(biāo)準(zhǔn)OASIS格式或圖形數(shù)據(jù)系統(tǒng)GDS II格式文件在可執(zhí)行文件中實(shí)施的布局文件。規(guī)范可以包括可執(zhí)行自由定時(shí)文件格式(.lib)或另一計(jì)算機(jī)可指定格式的定時(shí)文件?？梢允褂靡?guī)范在計(jì)算機(jī)可讀存儲器中創(chuàng)建和存儲用于單元庫的實(shí)體，其中，實(shí)體包括計(jì)算機(jī)可讀規(guī)范。

然后，指定單元被存儲為用于集成電路設(shè)計(jì)的單元庫中的實(shí)體(3206)?？赏ㄟ^運(yùn)行布局過程的計(jì)算機(jī)來執(zhí)行單元庫中的實(shí)體中的規(guī)范，以控制利用其他電路或部件對電路的物理布局。

如此，該說明書上下文中的電路的機(jī)器可讀規(guī)范包括元件的功能結(jié)構(gòu)，諸如層級結(jié)構(gòu)以及與應(yīng)用程序接口(API)匹配的結(jié)構(gòu)，需要用于被用于從網(wǎng)表映射單元的工具、用于布局和布線的工具、用于優(yōu)化的工具和/或制造集成電路和利用該電路的集成電路設(shè)計(jì)的制造中涉及的其他工具執(zhí)行。

處理可以重復(fù)以限定用作集成電路中的構(gòu)建塊的大量電路。電路的規(guī)范可用于生成單元庫，其包括實(shí)施不同的功能和性能規(guī)范的大量單元。此外，可以實(shí)施單元庫，其中多個(gè)實(shí)體指定共同電路結(jié)構(gòu)的實(shí)施，諸如圖10B所示的NAND門電路。使用納米線或2D材料帶指定共同NAND門電路的每個(gè)實(shí)體都可以與用于特定晶體管或用于特定互連件的納米線或2D材料帶具有不同的數(shù)量。例如，圖10B的電路結(jié)構(gòu)中的特定晶體管633可以在單元庫的一個(gè)實(shí)體中具有九個(gè)納米線的集合，并且在單元庫的另一實(shí)體中具有10個(gè)納米線的集合。

圖33是可實(shí)施為由如圖31A、圖31B和圖31C的系統(tǒng)執(zhí)行的邏輯的代表性設(shè)計(jì)自動化處理的流程圖，包括具有使用本文描述的至少一個(gè)納米線單元和/或至少一個(gè)2D材料帶單元實(shí)施的單元的納米線或2D材料帶單元庫。根據(jù)該處理的第一步驟，在數(shù)據(jù)處理系統(tǒng)中遍歷限定電路描述(諸如網(wǎng)表)的數(shù)據(jù)結(jié)構(gòu)(3300)。通過數(shù)據(jù)處理系統(tǒng)訪問存儲在與數(shù)據(jù)處理系統(tǒng)耦合的數(shù)據(jù)庫或其他計(jì)算機(jī)可讀介質(zhì)中的單元庫(其包括本文所述的納米線或2D材料帶)，并且用于使庫中的單元與電路描述的元件匹配(3301)?；谄渌考碗娐凡⑶一陉P(guān)于其他部件和電路的估計(jì)，可以使用單元庫中的可執(zhí)行結(jié)構(gòu)和定時(shí)規(guī)范來執(zhí)行定時(shí)分析(3302)。然后，匹配的單元針對集成電路布局進(jìn)行布局和布線(3303)。接下來，執(zhí)行設(shè)計(jì)驗(yàn)證和測試(3304)。最后，可以修改納米線單元以優(yōu)化用于電路的定時(shí)或電源規(guī)范(3305)。納米線或2D材料帶單元的修改可以包括導(dǎo)致圖案化導(dǎo)體層中以及層間連接件的圖案中的導(dǎo)體的改變的掩模改變，從而改變用于特定晶體管的納米線或2D材料帶的數(shù)量?？梢栽谝恍┣闆r下完成這些改變而不改變被單元占用的集成電路上的面積。

上文描述的納米線或2D材料帶單元架構(gòu)可用于創(chuàng)建靈活的庫，其包括滿足不同功能規(guī)范的多個(gè)納米線或2D材料帶單元。

通常，納米線或2D材料帶單元靈活的庫的創(chuàng)建使用本文描述的架構(gòu)來實(shí)現(xiàn)。在這種庫中，標(biāo)準(zhǔn)單元可以由“軟宏”組成，其可以利用一些靈活性來構(gòu)成以得到它們下方元件的精確位置或用于實(shí)施的納米線的精確數(shù)量。不同于平面CMOS結(jié)構(gòu)(其中，用于單元的修改或調(diào)整的粒度是整個(gè)晶體管)，在本文描述的納米線或2D材料帶單元架構(gòu)中，粒度可以是單個(gè)納米線或2D材料帶。

庫可以包括多個(gè)納米線或2D材料帶單元，其開發(fā)單元中的可用納米線或2D材料帶選項(xiàng)的子集，為不需要改變布局中由單元消費(fèi)的布局面積的優(yōu)化過程留下空間。

以下表示提供了具有多個(gè)實(shí)體的納米線單元庫的組織的啟發(fā)式表示?？蛇x實(shí)施例可以包括庫中的2D材料帶單元。在表格中示出了可包括在實(shí)體中的計(jì)算機(jī)可讀形式的一些信息。

在由上述表格表示的單元庫中，具有包括NAND-1和NAND-1的NAND單元的實(shí)體的集合。指定NAND單元的實(shí)體集合中的實(shí)體可以指定用于NAND單元的共同電路結(jié)構(gòu)的功能電路。指定具有共同電路結(jié)構(gòu)的功能電路的集合中的實(shí)體指定以相同方式互連的相同數(shù)量的晶體管的實(shí)施。實(shí)體與本文所述不同的可以是用于特定晶體管的并行納米線或2D材料帶的數(shù)量。因此，對于實(shí)體NAND-1，指定的n溝道晶體管T1具有溝道，其包括在3層且每層3個(gè)堆疊件中布置的9個(gè)并行納米線的集合。指定的p溝道晶體管T2具有溝道，其包括在3層且每層4個(gè)堆疊件中布置的12個(gè)并行納米線的集合。指定的n溝道晶體管T3具有溝道，其包括在3層且每層2個(gè)堆疊件中的布置的6個(gè)并行納米線。對于實(shí)體NAND-2，指定的n溝道晶體管T1具有溝道，其包括在5層且每層2個(gè)堆疊件中布置的10個(gè)并行納米線的集合。指定的p溝道晶體管T2具有溝道，其包括在6層的2個(gè)堆疊件中布置的12個(gè)并行納米線的集合。指定的n溝道晶體管T3具有溝道，其包括在2層且每層4個(gè)堆疊件中布置的8個(gè)并行納米線，并且4個(gè)堆疊件中的一個(gè)中的納米線由寬度大于其高度兩倍(“2X寬度”)的納米線組成。用于特定單元的實(shí)體集合中的實(shí)體與特定晶體管的溝道的不同可以為并行納米線或2D材料帶的數(shù)量?？蛇x地，用于特定單元的實(shí)體集合中的實(shí)體與單元內(nèi)的特定互連件的不同可以為用于其的并行納米線或2D材料帶的數(shù)量。

例如，實(shí)體包括指定電路的物理實(shí)施的結(jié)構(gòu)特征的計(jì)算機(jī)可讀參數(shù)，諸如用于電路結(jié)構(gòu)中的材料的每一層的結(jié)構(gòu)元件的幾何布局文件，其可以使用計(jì)算機(jī)程序語言(諸如GDS II)來實(shí)施。

實(shí)體還包括指定用于在利用其他電路或布局放置時(shí)仿真電路的物理實(shí)施的定時(shí)特性的參數(shù)的計(jì)算機(jī)可讀參數(shù)。例如，單元可以包括自由定時(shí)文件(即，.lib文件)，其包含與單元相關(guān)聯(lián)的計(jì)算機(jī)可讀定時(shí)、延遲和電源參數(shù)。使用指定單元的結(jié)構(gòu)特征的機(jī)器可讀參數(shù)，這些定時(shí)參數(shù)可以通過在各種情況下進(jìn)行單元的SPICE(以集成電路為重點(diǎn)的仿真程序)仿真來得到?？梢愿鶕?jù)由用戶提供的性能規(guī)范來選擇單元庫中的實(shí)體，以滿足電路設(shè)計(jì)中的元件，諸如網(wǎng)表。

此外，實(shí)體可以限定或用于限定用于每個(gè)單元或宏單元并且用于結(jié)合單元或宏單元的電路的光刻掩模層。然后，可由計(jì)算機(jī)程序使用規(guī)范來用于產(chǎn)生掩模的集合，用于實(shí)施為電路設(shè)計(jì)選擇的單元或宏單元的制造處理。

因此，實(shí)體具有運(yùn)行布局過程的計(jì)算機(jī)的結(jié)果的功能控制以利用其他電路或部件控制電路的物理布局?；陉P(guān)于與其他單元的接近的假設(shè)以及單元和其他部件之間的互連件的電容，布局過程利用實(shí)體來估計(jì)由實(shí)體指定的單元的面積和定時(shí)行為。布局過程利用該估計(jì)來利用電路設(shè)計(jì)的其他單元進(jìn)行單元的布局，將在交互式處理中用于確定單元之間的互連件的最終方式和布線。

由表格表示的單元庫還包括指定NOR單元的實(shí)體的集合以及指定緩沖器或反相器的實(shí)體的集合。NOR單元的集合中的實(shí)體共同具有相同的電路結(jié)構(gòu)，其中差別在于用于單元內(nèi)的各個(gè)部件的并行納米線的數(shù)量。類似地，緩沖器或反相器單元的集合中的實(shí)體共同具有相同的電路結(jié)構(gòu)，差別在于用于單元內(nèi)的各個(gè)部件的并行納米線或2D材料帶的數(shù)量。

單元庫還包括指定SRAM宏單元的實(shí)體，其中，宏單元由多個(gè)單位單元和單位單元之間的連接件組成。對于SRAM宏單元，單位單元可以是6晶體管存儲元件。用于單位單元內(nèi)的各個(gè)晶體管的納米線或2D材料帶的數(shù)量可以針對優(yōu)化單位單元的性能的目的來調(diào)整。SRAM宏單元可以在用于單位單元之間的連接件的位線的形式方面不同。因此，SRAM ARRAY MACROCELL(陣列宏單元)可以指定與水平納米線晶體管互連的圖案化技術(shù)層以用作位線。如上文結(jié)合單元所討論的，布局過程可以利用宏單元以及宏單元的單位單元的結(jié)構(gòu)和定時(shí)參數(shù)。

雖然通過上文詳述的優(yōu)選實(shí)施例和示例公開了本發(fā)明，但應(yīng)該理解，這些示例是用于說明性的而非限制的目的。本領(lǐng)域技術(shù)人員可以預(yù)期修改和組合，并且修改和組合將包括在本發(fā)明的精神和隨附權(quán)利要求書的范圍內(nèi)。