本發(fā)明涉及一種碳化硅半導體裝置及碳化硅半導體裝置的制造方法。

背景技術(shù)：

與硅半導體相比，碳化硅(SiC)、氮化鎵(GaN)和金剛石等寬帶隙半導體(帶隙比硅(silicon：Si)半導體寬的半導體)具有絕緣擊穿電場強度高、熱導率高等優(yōu)良特點，因此特別期待在功率器件方面的應(yīng)用。尤其是其中的碳化硅半導體，與硅半導體相比，碳化硅半導體能夠減小與絕緣擊穿電場強度成反比的導通電阻，因此，近年來作為最適于低損耗的功率器件的半導體備受矚目。此外，碳化硅半導體與硅半導體相同，可以在碳化硅半導體基板(使用碳化硅半導體的半導體基板)上通過熱氧化形成氧化膜(SiO₂膜)。

因此，將通過熱氧化形成的氧化膜作為柵極絕緣膜使用，正在研發(fā)導通電阻小且切換速度較快的SiC-功率MOSFET(MetaI Oxide Semiconductor Field Effect Transistor：絕緣柵場效應(yīng)晶體管)。然而，在通過熱氧化在碳化硅半導體襯底(半導體芯片)的表面形成柵極絕緣膜時，在柵極絕緣膜與碳化硅半導體部的接合界面(以下，稱為SiO₂/SiC界面)附近形成很多缺陷(界面態(tài))，界面態(tài)密度(Dit：Interface State Density)變高。因此，存在溝道遷移率下降、導通電阻變大、導通損耗變大的問題。

作為解決該問題的辦法，提出了在含有氧化亞氮(N₂O)和/或一氧化氮(NO)的環(huán)境中通過熱氧化在碳化硅半導體基板上形成氧化膜，從而降低SiO₂/SiC界面的界面態(tài)密度的方法。在含有氧化亞氮和一氧化氮的環(huán)境中通過熱氧化形成柵極絕緣膜即氧化膜，從而可以使SiO₂/SiC界面的界面態(tài)密度為2×10¹²cm^-2eV^-1以下，實現(xiàn)較高的溝道遷移率。為此，在SiC-MOSFET中，可以形成以優(yōu)質(zhì)的氧化膜為柵極絕緣膜的MOS柵極(由金屬-氧化膜-半導體構(gòu)成的絕緣柵極)結(jié)構(gòu)。

以平面柵極結(jié)構(gòu)的SiC-縱向型MOSFET為例對使用了碳化硅半導體的半導體裝置(以下，稱為碳化硅半導體裝置)的現(xiàn)有結(jié)構(gòu)進行說明。圖8、12是表示現(xiàn)有碳化硅半導體裝置的結(jié)構(gòu)的截面圖。在圖8、12所示的現(xiàn)有碳化硅半導體裝置中，在n⁺型漏區(qū)即n⁺型碳化硅基板101的正面上依次堆積有成為n^-型漂移層102的n^-型碳化硅外延層和成為p^-型阱層104的p^-型外延半導體層。以下，將在n⁺型碳化硅基板101上依次層疊n^-型漂移層102和p^-型阱層104而成的層疊體作為碳化硅半導體襯底。

在碳化硅半導體襯底的正面?zhèn)仍O(shè)置有由p型半導體區(qū)103、p^-型阱層104、p⁺接觸區(qū)105、n⁺型源區(qū)106、柵極絕緣膜108和柵極109組成的MOS柵極結(jié)構(gòu)。p型半導體區(qū)103和p^-型阱層104作為基區(qū)發(fā)揮作用。以覆蓋柵極109的方式設(shè)置層間絕緣膜110。對于正面硅化物層112，在深度方向上貫穿層間絕緣膜110的接觸孔中形成與碳化硅半導體部的歐姆接觸(電性接觸部)。

正面硅化物層112例如是硅化鎳(NiSi)層。在層間絕緣膜110和正面硅化物層112上設(shè)置有源極114。源極114經(jīng)由正面硅化物層112與p⁺型接觸區(qū)105和n⁺型源區(qū)106電連接，并且通過層間絕緣膜110與柵極109電性絕緣。如圖8所示，在層間絕緣膜110與源極114之間可以設(shè)置有氮化鈦(TiN)膜111。氮化鈦膜111通過層間絕緣膜110與柵極109電性絕緣。

在碳化硅半導體襯底的整個背面(n⁺型碳化硅基板101一側(cè)的面，即n⁺型碳化硅基板101的背面)設(shè)置有背面硅化物層113(在圖12中未圖示)，在背面硅化物層113上設(shè)置有漏極即背面電極115。符號107表示在n^-型漂移層102中設(shè)置在柵極109正下方(隔著柵極絕緣膜108與柵極109相對的部分)的被夾在p^-型阱層104之間的部分的n^-型JFET(Junction Field Effect Transistor：結(jié)型場效應(yīng)晶體管)區(qū)。圖12的符號116表示鈍化保護膜。

接下來，參照圖8對現(xiàn)有碳化硅半導體裝置的制造方法進行說明。首先，通過外延生長，以10μm的厚度在成為n⁺型漏區(qū)的n⁺型碳化硅基板101的正面堆積(形成)摻雜了5×10¹⁵/cm³～1×10¹⁶/cm³的氮(N)的n^-型漂移層102。然后，通過p型雜質(zhì)的離子注入，在n^-型漂移層102的表面層選擇性地形成p型半導體區(qū)103。接著，通過外延生長，以0.5μm的厚度在n^-型漂移層102上堆積摻雜了5×10¹⁵/cm³的鋁(AL)的p^-型阱層104，使其覆蓋p型半導體區(qū)103。

接著，通過氮的離子注入，在p^-型阱層104的內(nèi)部選擇性地形成在深度方向上貫穿p^-型阱層104而達到n^-型漂移層102的JFET區(qū)107。接著，通過磷(P)的離子注入，以與JFET區(qū)107分離的方式在p^-型阱層104的內(nèi)部選擇性地形成n⁺型源區(qū)106。此外，通過鋁的離子注入，在p^-型阱層104的內(nèi)部，選擇性地形成與n⁺型源區(qū)106接觸的p⁺型接觸區(qū)105。然后，在氬(Ar)環(huán)境中，在1600℃的溫度下進行激活退火(熱處理)。

然后，在氧化亞氮環(huán)境中，通過熱氧化，在p^-型阱層104的被夾在n⁺型源區(qū)106與JFET區(qū)107之間的部分的表面上形成70nm厚度的柵極絕緣膜108。然后，在柵極絕緣膜108上形成成為柵極109的多晶硅(poly-Si)層。接著，以覆蓋柵極109的方式在碳化硅半導體襯底的整個正面形成層間絕緣膜110。然后，通過光刻和刻蝕形成在深度方向上貫穿層間絕緣膜110的接觸孔，使p⁺型接觸區(qū)105和n⁺型源區(qū)106在接觸孔中露出。

接著，以覆蓋層間絕緣膜110的方式在碳化硅半導體襯底的整個正面形成氮化鈦膜111。接著，通過光刻和刻蝕去除覆蓋接觸孔內(nèi)的p⁺型接觸區(qū)105和n⁺型源區(qū)106的部分的氮化鈦膜111，再次使p⁺型接觸區(qū)105和n⁺型源區(qū)106在接觸孔中露出。接下來，在從接觸孔露出的碳化硅半導體部上形成鎳(Ni)膜，在碳化硅半導體襯底的背面依次層疊(形成)鎳膜和鈦(Ti)膜。

接著，通過燒結(jié)(熱處理)在襯底兩面分別形成正面硅化物層112和背面硅化物層113。接下來，在層間絕緣膜110和正面硅化物層112上，以5.0μm的厚度堆積成為源極114的鋁層。接著，在源極114上形成省略圖示的成為鈍化保護膜的聚酰亞胺層，通過380℃溫度的熱處理使鈍化保護膜硬化(固化)。然后，通過在背面硅化物層113上形成背面電極115，從而完成圖8所示的SiC-縱向型MOSFET。

此外，在形成圖12所示的其他SiC-縱向型MOSFET時，可以省略在形成接觸孔后氮化鈦膜111的形成工序，在接觸孔的內(nèi)部形成成為正面硅化物層112的鎳膜。

此外，作為另一個SiC-縱向型MOSFET，提出了以下裝置。在DMOSFET區(qū)中的源區(qū)和接觸區(qū)上形成有硅化物層。在SBD區(qū)中的剝離外延層和阱層上形成有構(gòu)成肖特基電極的金屬層。金屬層從肖特基電極延伸并與硅化物層接觸，由選自鈦、鉭(Ta)和它們的氮化物中的材料組成。此外，公開了在層間絕緣膜上，金屬層也可以被去除至少一部分(例如，參照下述專利文獻1(第0066段、圖1和摘要))。

此外，作為其他的SiC-縱向型MOSFET，提出了具有配置于半導體層上的多晶硅的柵極和形成于半導體層的上部的作為雜質(zhì)區(qū)的源區(qū)的裝置。柵極上被層間絕緣膜覆蓋，鋁的源極在層間絕緣膜上延伸設(shè)置。在柵極上連接有鋁的柵極墊。在源極與層間絕緣膜之間以及柵極墊與柵極之間分別配置有抑制鋁擴散的金屬屏蔽層。金屬屏蔽層由鈦(Ti)或者氮化鈦(TiN)、鈦硅合金(TiSi)組成(例如，參照下述專利文獻2)。

專利文獻1：日本特開2009-194127號公報

專利文獻2：日本特開2012-129503號公報

技術(shù)實現(xiàn)要素：

技術(shù)問題

然而，發(fā)明人等經(jīng)過反復深入研究，結(jié)果發(fā)現(xiàn)，在現(xiàn)有的碳化硅半導體裝置中，當負電壓施加到柵極時，閾值電壓(Vth)有較大的波動。在碳化硅半導體裝置的實用化過程中，在施加壓力(電壓或者溫度)時，課題在于確保能夠穩(wěn)定工作的高可靠性。例如，在SiC-功率MOSFET中，為了具有比SiC-功率MOSFET更大的絕緣擊穿電場強度，可以通過提高漂移區(qū)的雜質(zhì)濃度來實現(xiàn)低導通電阻化。然而，柵極與漏極間的反向傳輸電容較大，由于在漏極側(cè)發(fā)生的dV/dt浪涌，通過反向傳輸電容在柵極流動較大的電流。

由在該柵極流動的電流產(chǎn)生的柵極布線阻抗等的電壓降引起的柵極電壓上升并超過閾值電壓時，存在SiC-功率MOSFET因誤動作而導通的問題。因此，在多種用途中，在驅(qū)動時，與用于使SiC-功率MOSFET成為導通狀態(tài)的正電壓，和，用于維持SiC-功率MOSFET的關(guān)斷狀態(tài)而防止由于誤動作而導通的負電壓均是對柵極施加高電壓。此外，在SiC-功率MOSFET中，需要保證在結(jié)(junction)溫200℃以上的高溫環(huán)境下的動作。

具體地說，需要使施加于柵極絕緣膜的電場強度為±2MV/cm～±4MV/cm的程度，和工作保證溫度為200℃左右，在這種情況下，觀測到在某種條件下閾值電壓波動較大的現(xiàn)象。以下，對通過可靠性測試檢驗SiC-功率MOSFET的電特性的結(jié)果進行說明。首先，按照上述現(xiàn)有的碳化硅半導體裝置的制造方法，在示例的上述各種條件下制作(制造)了圖8所示的現(xiàn)有的SiC-MOSFET(以下，稱為現(xiàn)有例)。然后，針對該現(xiàn)有例，在工作溫度(接合溫度)為200℃的高溫動作下對柵極109分別施加3MV/cm(正電壓)和-3MV/cm(負電壓)10分鐘，觀測閾值電壓的波動。

其結(jié)果，確認了在向柵極109施加正電壓時，閾值電壓的波動小，其波動幅度(波動量)為±0.1V以下。閾值電壓的波動幅度是指與根據(jù)設(shè)計條件確定的產(chǎn)品出廠時的閾值電壓(基準值)之間的差值。另一方面，在向柵極109施加了負電壓時，確認了閾值電壓在負向波動較大(即，閾值電壓變小)。圖7是表示向現(xiàn)有的碳化硅半導體裝置的柵極施加了負電壓時的閾值電壓波動的特性圖。在圖7中，示意性地示出在以橫軸為柵電壓Vg、以縱軸為漏電流Id的對數(shù)向漏極施加正電壓時的柵電壓與漏電流之間的關(guān)系(輸出特性)。閾值電壓定義電流是指用于定義閾值電壓而設(shè)定的漏電流值(例如，額定電流的1/1000)(在圖5中也是同樣)。

如圖7所示，在現(xiàn)有例中，確認了在高溫動作下向柵極109施加了負電壓時，輸出特性幾乎與橫軸(柵電壓)平行地向負向移動，通過閾值電壓定義電流觀測的閾值電壓從Vth1降低到Vth2(從用左箭頭表示的實線位置向虛線位置的移動)。Vth1是在正常時(實線)為了使閾值電壓定義電流流動所必須的閾值電壓。所謂正常時是指能夠得到根據(jù)設(shè)計條件確定的輸出特性時的施加柵電壓時。Vth2是在向柵極109施加了負電壓時(虛線)為了使閾值電壓定義電流流動所必須的閾值電壓。發(fā)明人等經(jīng)過反復深入研究，結(jié)果確認在圖8所示的現(xiàn)有的SiC-MOSFET中，設(shè)置于源極114與層間絕緣膜110之間的氮化鈦膜111雖然有抑制閾值電壓波動的效果但并不充分。此外，在上述專利文獻1中，由本發(fā)明人等確認了在向柵極施加了負電壓時閾值電壓發(fā)生波動。

上述的閾值電壓向負向波動的現(xiàn)象在圖12所示的現(xiàn)有的SiC-MOSFET中也同樣發(fā)生。該閾值電壓向負向波動的現(xiàn)象意味著通過在高溫動作下向柵極109施加了負電壓，在柵極絕緣膜108與碳化硅半導體部的接合界面(SiO₂/SiC界面)附近或者柵極絕緣膜108(SiO₂膜)中捕獲正電荷(Hole)而帶電，產(chǎn)生正的固定電荷。

針對在使用了硅半導體的Si-MOSFET和Si-IGBT(Insulated Gate Bipolar Transistor：絕緣柵雙極型晶體管)中，在向柵極施加了負電壓時在柵極絕緣膜與硅半導體部的接合界面(以下，稱為SiO₂/Si界面)或者柵極絕緣膜中產(chǎn)生正的固定電荷的現(xiàn)象的報告很少。例如，在Si-p溝道型MOSFET中，雖然有關(guān)于向柵極施加了負電壓時柵閾值電壓波動現(xiàn)象(Slow Trap現(xiàn)象)的報告，但是即使在工作溫度150℃向柵極施加1000小時-3MV/cm負電壓的情況下，閾值電壓的波動幅度也是0.1V。

由于在相同條件(工作溫度150℃、柵電壓-3MV/cm)下的SiC-MOSFET的閾值電壓的波動幅度在-7V以上，因此在Si-MOSFET和SiC-MOSFET中閾值電壓的波動幅度有很大不同。具體地說，Si-MOSFET的SiO₂/Si界面的界面態(tài)密度為1.0×10¹¹cm^-2eV^-1以下。另一方面，SiC-MOSFET的SiO₂/SiC界面的界面態(tài)密度為1.0×10¹²cm^-2eV^-1以上。雖然為了降低SiO₂/SiC界面的界面態(tài)密度而進行了很多研究，但是還沒有關(guān)于將SiO₂/SiC界面的界面態(tài)密度降低到與SiO₂/Si界面的界面態(tài)密度相同程度的技術(shù)的報告。

本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)中的問題，提供一種具有穩(wěn)定的電特性，且可靠性較高的碳化硅半導體裝置及碳化硅半導體裝置的制造方法。

技術(shù)方案

為了解決上述課題，并達到本發(fā)明的目的，本發(fā)明的碳化硅半導體裝置具有如下特征。設(shè)置有將與碳化硅半導體部接觸的二氧化硅膜作為柵極絕緣膜的絕緣柵結(jié)構(gòu)。設(shè)置有覆蓋上述絕緣柵結(jié)構(gòu)的層間絕緣膜。在上述層間絕緣膜的表面設(shè)置有吸附或者屏蔽氫的第一金屬膜。在上述第一金屬膜的表面設(shè)置有第一主電極。上述第一主電極與上述碳化硅半導體部電連接。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述第一金屬膜為鈦膜。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，其特征在于，上述第一金屬膜覆蓋上述層間絕緣膜的整個表面。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，其特征在于，上述層間絕緣膜覆蓋上述絕緣柵結(jié)構(gòu)，且與上述柵極絕緣膜接觸。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，其特征在于，上述第一主電極以不與上述層間絕緣膜和上述柵極絕緣膜接觸的方式被設(shè)置。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述第一金屬膜的厚度為10nm以上且1.0μm以下。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述第一金屬膜的厚度為80nm以上且150nm以下。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，被上述第一金屬膜吸附的氫分子濃度為1×10¹⁶/cm²以上。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述碳化硅半導體裝置還具備第二金屬膜，該第二金屬膜設(shè)置在上述第一金屬膜與上述第一主電極之間，相對于上述第一金屬膜化學性質(zhì)穩(wěn)定。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述第二金屬膜是氮化鈦膜。

根據(jù)上述發(fā)明，通過設(shè)置在第一金屬膜與第一主電極之間的第二金屬膜，能夠防止第一金屬膜和第一主電極被合金化，因此能夠防止第一金屬膜的厚度比形成第一金屬膜時的厚度薄。因此，能夠防止第一金屬膜吸附或屏蔽氫原子或氫離子的效果降低。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述碳化硅半導體裝置還具備第三金屬膜，該第三金屬膜設(shè)置在上述第二金屬膜與上述第一主電極之間，吸附或者屏蔽氫。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述第三金屬膜是鈦膜。

根據(jù)上述發(fā)明，通過設(shè)置在第二金屬膜與第一主電極之間的第三金屬膜，能夠加厚第一金屬膜，因此即使在第一金屬膜的厚度局部變薄時，也能夠防止第一金屬膜吸附或屏蔽氫原子或氫離子的效果降低。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，還具備合金膜，該合金膜設(shè)置在上述第一金屬膜與上述第一主電極之間，且包含鈦和鋁。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，還具備合金膜，該合金膜設(shè)置在上述第三金屬膜與上述第一主電極之間，且包含鈦和鋁。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述合金膜的厚度為10nm以上且50nm以下。

此外，本發(fā)明的半導體裝置的特征在于，在上述的發(fā)明中，還具有如下特征。在由碳化硅半導體組成的上述半導體基板的一個主面上設(shè)置有由碳化硅半導體組成的n型漂移層；在上述n型漂移層的與上述半導體基板側(cè)相反的一側(cè)選擇性地設(shè)置有構(gòu)成上述碳化硅半導體部的p型半導體區(qū)；在上述p型半導體區(qū)的內(nèi)部選擇性地設(shè)置有構(gòu)成上述碳化硅半導體部的n型半導體區(qū)。在上述p型半導體區(qū)的被夾在上述n型漂移層與上述n型半導體區(qū)之間的部分的表面上設(shè)置有上述柵極絕緣膜；在上述柵極絕緣膜上設(shè)置有構(gòu)成上述絕緣柵結(jié)構(gòu)的柵極；設(shè)置有與上述n型半導體區(qū)電連接的上述第一主電極。在上述半導體基板的另一主面上設(shè)置有第二主電極。

此外，本發(fā)明的碳化硅半導體裝置的特征在于，在上述的發(fā)明中，上述半導體基板為n型，且雜質(zhì)濃度比上述n型漂移層的雜質(zhì)濃度高。

為了解決上述課題，并達到本發(fā)明的目的，本發(fā)明的碳化硅半導體裝置的制造方法具有如下特征。首先，實施對碳化硅半導體部進行熱氧化，并在上述碳化硅半導體部的表面形成二氧化硅膜的工序。接下來，進行形成以上述二氧化硅膜為柵極絕緣膜的絕緣柵結(jié)構(gòu)的工序。接著，進行形成覆蓋上述絕緣柵結(jié)構(gòu)的層間絕緣膜的工序。然后，進行在上述層間絕緣膜上形成鈦膜的工序。接下來，進行在上述鈦膜上形成與上述碳化硅半導體部電連接的第一主電極的工序。

此外，本發(fā)明的碳化硅半導體裝置的制造方法的特征在于，在上述的發(fā)明中，在形成上述第一主電極之后進行的熱處理的溫度為450℃以下。

根據(jù)上述發(fā)明，由于在高溫動作下從第一主電極中產(chǎn)生的氫原子或氫離子被第一主電極下層的第一金屬膜吸附或屏蔽，因此能夠抑制該氫原子或氫離子向柵極絕緣膜側(cè)移動而向柵極絕緣膜中擴散。據(jù)此，能夠抑制在柵極絕緣膜與碳化硅半導體部的界面附近或者柵極絕緣膜中產(chǎn)生正電荷，能夠抑制向柵極施加了負電壓時閾值電壓向負向波動。

另外，根據(jù)上述發(fā)明，由于從第一主電極中產(chǎn)生的氫原子或氫離子被第一金屬膜和第一主電極之間的第二金屬膜屏蔽，因此能夠進一步抑制氫原子或氫離子向柵極絕緣膜側(cè)移動。據(jù)此，能夠進一步減小向柵極施加了負電壓時的閾值電壓的波動幅度。

根據(jù)本發(fā)明的碳化硅半導體裝置及碳化硅半導體裝置的制造方法，發(fā)揮能夠穩(wěn)定地獲得預定的電特性，能夠提高可靠性的效果。

附圖說明

圖1是表示實施方式1的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖2是表示實施方式2的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖3是表示實施方式3的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖4是表示比較例的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖5是表示向?qū)嵤├奶蓟璋雽w裝置的柵極施加了負電壓時的閾值電壓波動的特性圖。

圖6是表示鈦膜的厚度與在亞閾值區(qū)中閾值電壓波動的發(fā)生概率的關(guān)系的特性圖。

圖7是表示向現(xiàn)有的碳化硅半導體裝置的柵極施加了負電壓時的閾值電壓波動的特性圖。

圖8是表示現(xiàn)有的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖9是表示實施方式4的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖10是表示實施方式5的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖11是表示實施方式6的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

圖12是表示現(xiàn)有的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。

符號說明

1：n⁺型碳化硅基板(n⁺型漏區(qū))

2：n^-型漂移層

3：p型半導體區(qū)

4：p^-型阱層

5：p⁺型接觸區(qū)

6：n⁺型源區(qū)

7：JFET區(qū)

8：柵極絕緣膜

9：柵極

10：層間絕緣膜

11：氮化鈦膜

12：正面硅化物層

13：背面硅化物層

14：源極(鋁層)

15：背面電極

16：鈦膜(第一鈦膜)

17：n⁺型發(fā)射區(qū)

18：p⁺型碳化硅基板(p⁺型集極區(qū))

19：n型緩沖層(或者n型場阻止層)

20：集電極

21、58：鈦膜(第二鈦膜)

22：發(fā)射極

54：鈍化保護膜

56：鈦鋁合金膜

具體實施方式

以下，參照附圖詳細說明本發(fā)明的碳化硅半導體裝置及碳化硅半導體裝置的制造方法的較佳的實施方式。以下，參照附圖詳細說明本發(fā)明的半導體裝置及半導體裝置的制造方法的優(yōu)選的實施方式。在本說明書和附圖中，在前綴有n或p的層和區(qū)域中，分別表示電子或空穴為多數(shù)載流子。另外，標記于n或p的+和-分別表示雜質(zhì)濃度比未標記+和-的層或區(qū)域的雜質(zhì)濃度高和低。應(yīng)予說明，在以下的實施方式的說明和附圖中，對同樣的結(jié)構(gòu)標記相同的符號，并省略重復的說明。

(實施方式1)

以平面柵極結(jié)構(gòu)的SiC-縱向型MOSFET為例對實施方式1的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖1是表示實施方式1的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。圖1中示出負責電流驅(qū)動的有源區(qū)(導通狀態(tài)時電流流動的區(qū)域)的一個單位單元(元件的功能單位)，省略了以與該單位單元鄰接的方式重復配置的其他單位單元或者包圍有源區(qū)的周圍的耐壓結(jié)構(gòu)部的圖示(在圖2、3、9～11中也同樣)。耐壓結(jié)構(gòu)部是緩和n^-型漂移層2的襯底正面?zhèn)鹊碾妶霾⒈３帜蛪旱膮^(qū)域，具有組合了例如保護環(huán)、場板和降低表面場(RESURF)等的耐壓結(jié)構(gòu)。

在圖1所示的碳化硅半導體裝置中，在成為n⁺型漏區(qū)的n⁺型碳化硅基板1的正面上堆積有成為n^-型漂移層2的n^-型碳化硅外延層。在n^-型漂移層2的與n⁺型碳化硅基板1側(cè)的相反一側(cè)的表面層上選擇性地設(shè)置有p型半導體區(qū)3。在n^-型漂移層2的與n⁺型碳化硅基板1側(cè)的相反一側(cè)的表面上堆積有成為p^-型阱層4的p^-型碳化硅外延層，使其覆蓋p型半導體區(qū)3。p型半導體區(qū)3和p^-型阱層4作為基區(qū)(p型半導體區(qū))發(fā)揮作用。

p型半導體區(qū)3的雜質(zhì)濃度例如可以比p^-型阱層4的雜質(zhì)濃度高。據(jù)此，在向p型半導體區(qū)3與n^-型漂移層2之間的pn結(jié)施加較高的逆向偏壓時，可以防止p^-型阱層4穿通。在p^-型阱層4的內(nèi)部選擇性地設(shè)置有在深度方向上貫穿p^-型阱層4而達到n^-型漂移層2的n^-型區(qū)(JFET區(qū))7。即，JFET區(qū)7設(shè)置在n^-型漂移層2中被夾于鄰近p型半導體區(qū)3之間的部分的表面上，與n^-型漂移層2一起作為漂移區(qū)發(fā)揮作用。為了降低JFET電阻，JFET區(qū)7的雜質(zhì)濃度可以比例如n^-型漂移層2的雜質(zhì)濃度高。

在p^-型阱層4的內(nèi)部，在p型半導體區(qū)3上的一部分分別選擇性地設(shè)置有p⁺型接觸區(qū)5和n⁺型源區(qū)(n型半導體區(qū))6。p⁺型接觸區(qū)5以與n⁺型源區(qū)6的與JFET區(qū)7側(cè)相反一側(cè)，例如與n⁺型源區(qū)6接觸的方式設(shè)置。此外，p⁺型接觸區(qū)5也可以以貫穿p^-型阱層4并達到p型半導體區(qū)3的方式設(shè)置。在p^-型阱層4的被夾在JFET區(qū)7與⁺型源區(qū)6之間的部分的表面上，以延伸到JFET區(qū)7上和n⁺型源區(qū)6上的方式，隔著柵極絕緣膜8設(shè)置有柵極9。

柵極絕緣膜8是對碳化硅半導體襯底(依次層疊有n⁺型碳化硅基板1、n^-型漂移層2和p^-型阱層4而成的層疊體)的正面進行熱氧化而成的二氧化硅(SiO₂)膜。這樣，在碳化硅半導體襯底(半導體芯片)的正面?zhèn)仍O(shè)置有由碳化硅半導體部(p^-型阱層4或者n⁺型源區(qū)6等各個半導體區(qū))、柵極絕緣膜8和柵極9組成的MOS柵極結(jié)構(gòu)。層間絕緣膜10以覆蓋柵極9的方式設(shè)置，且與柵極絕緣膜8接觸。設(shè)置有在深度方向上貫穿該層間絕緣膜10并達到p⁺型接觸區(qū)5和n⁺型源區(qū)6的接觸孔。在從接觸孔露出的碳化硅半導體部上，設(shè)置有形成與碳化硅半導體部的歐姆接觸的正面硅化物層12。正面硅化物層12可以是例如硅化鎳(NiSi)層。

在層間絕緣膜10上設(shè)置有以氮化鈦(TiN)為主要成分的金屬膜(以下，稱為氮化鈦膜)11。氮化鈦膜11通過層間絕緣膜10與柵極9電性絕緣，與源極14一起作為源極布線發(fā)揮作用。此外，氮化鈦膜11具有在形成正面硅化物層12時防止形成在接觸孔內(nèi)的鎳(Ni)膜中的鎳原子向?qū)娱g絕緣膜10擴散的作用。通過防止鎳原子向?qū)娱g絕緣膜10中擴散，從而能夠防止柵極9與后述的源極14發(fā)生短路。氮化鈦膜11的端部延伸到從接觸孔露出的例如n⁺型源區(qū)6上，在接觸孔內(nèi)與正面硅化物層12連接。

在氮化鈦膜11和正面硅化物層12的表面設(shè)置有以鈦(Ti)為主要成分的金屬膜(以下，稱為鈦膜)16。鈦膜16隔著氮化鈦膜11覆蓋層間絕緣膜10(當柵極絕緣膜8從接觸孔露出時覆蓋柵極絕緣膜8和層間絕緣膜10)。此外，鈦膜16與后述的以鋁(Al)為主要成分的源極14一起作為源極布線發(fā)揮作用。鈦膜16具有以吸附從源極14中產(chǎn)生的氫(H)原子或氫離子，使其無法到達下層的層間絕緣膜10的方式進行屏蔽的功能。氫原子或氫離子是以氫原子為最小構(gòu)成單位的粒子，具體地說是氫原子、氫離子和氫分子。

通過在層間絕緣膜10與源極14之間設(shè)置鈦膜16，使從源極14中產(chǎn)生的氫原子或氫離子被鈦膜16吸附或屏蔽。因此，能夠抑制從源極14中產(chǎn)生的氫原子或氫離子通過層間絕緣膜10而向柵極絕緣膜8和碳化硅半導體部的界面(以下，稱為SiO₂/SiC界面)或者柵極絕緣膜8移動。因此，能夠抑制由氫原子或氫離子產(chǎn)生正電荷。

鈦膜16的厚度優(yōu)選為例如10nm以上1.0μm以下的程度。其理由如下所述。通過使鈦膜16的厚度為10nm以上，可以得到通過鈦膜16吸附氫原子或氫離子的效果。被鈦膜16吸附的氫分子(H₂)的濃度為例如1×10¹⁶/cm²以上。此外，由于鈦為硬金屬，所以在使鈦膜16的厚度比1.0μm厚時，鈦膜16會發(fā)生斷裂。更優(yōu)選鈦膜16的厚度為例如80nm以上且150nm以下的程度。其理由為，能夠防止由于在鈦膜16產(chǎn)生的裂紋或者鈦膜16的階梯覆蓋不良而導致的鈦膜16的吸附或屏蔽效果降低。

為了埋入到接觸孔中，在鈦膜16的表面設(shè)置有以鋁為主要成分的源極(第一主電極)14。源極14經(jīng)由鈦膜16和正面硅化物層12與p⁺型接觸區(qū)5和n⁺型源區(qū)6電連接。源極14作為源極布線發(fā)揮作用。在源極14的下層設(shè)置有鈦膜16，從而源極14與層間絕緣膜10不接觸。在源極14上設(shè)置有保護芯片正面的鈍化保護膜(未圖示)。在碳化硅半導體襯底的整個背面(n⁺型碳化硅基板1側(cè)的面，即n⁺型碳化硅基板1的背面)設(shè)置有形成與n⁺型碳化硅基板1的歐姆接觸的背面硅化物層13。在背面硅化物層13的表面設(shè)置有漏極(第二主電極)即背面電極15。

接著，對實施方式1的碳化硅半導體裝置的制造方法進行說明。首先，通過外延生長，以例如10μm左右的厚度在成為n⁺型漏區(qū)的n⁺型碳化硅基板(半導體晶片)1的正面堆積(形成)摻雜了例如1×10¹⁶/cm³的氮(N)等n型雜質(zhì)的n^-型漂移層2。然后，通過p型雜質(zhì)的離子注入在n^-型漂移層2的表面層選擇性地形成p型半導體區(qū)3。接下來，通過外延生長，以覆蓋p型半導體區(qū)3的方式，以例如0.5μm左右的厚度在n^-型漂移層2上堆積摻雜了例如5×10¹⁵/cm³的鋁(AI)等p型雜質(zhì)的p^-型阱層4。通過到此為止的工序，形成依次層疊了n⁺型碳化硅基板1、n^-型漂移層2和p^-型阱層4而成的碳化硅半導體襯底(外延片)。

然后，通過例如氮等n型雜質(zhì)的離子注入，在p^-型阱層4的內(nèi)部選擇性地形成在深度方向上(襯底深度方向)貫穿p^-型阱層4并到達n^-型漂移層2的JFET區(qū)7。接著，通過例如磷(P)等n型雜質(zhì)的離子注入，以與JFET區(qū)7分離的方式在p^-型阱層4的內(nèi)部選擇性地形成n⁺型源區(qū)6。此外，通過例如鋁等p型雜質(zhì)的離子注入，以與例如n⁺型源區(qū)6接觸的方式在p^-型阱層4的內(nèi)部選擇性地形成p⁺型接觸區(qū)5。接下來，在例如氬(Ar)環(huán)境中，在1600℃左右的溫度下進行激活退火(熱處理)。

接著，通過在例如氧化亞氮(N₂O)環(huán)境中的熱氧化，從而在p^-型阱層4的被夾在n⁺型源區(qū)6與JFET區(qū)7之間的部分的表面上形成例如70nm左右厚度的柵極絕緣膜8。接下來，在柵極絕緣膜8上形成成為柵極9的多晶硅(poly-Si)層。接著，以覆蓋柵極9的方式在碳化硅半導體襯底的整個正面(p^-型阱層4側(cè)的面)形成層間絕緣膜10。接著，通過光刻和刻蝕形成在深度方向上貫穿層間絕緣膜10的接觸孔，使p⁺型接觸區(qū)5和n⁺型源區(qū)6從接觸孔露出。

接下來，以覆蓋層間絕緣膜10的方式在碳化硅半導體襯底的整個正面形成氮化鈦膜11。對于該氮化鈦膜11，在形成成為后述的正面硅化物層12的硅化鎳層時，如果沒有在襯底正面形成的鎳膜中的鎳原子向?qū)娱g絕緣膜10擴散的擔憂時可以不形成。具體地說，僅在接觸孔內(nèi)的p⁺型接觸區(qū)5和n⁺型源區(qū)6上形成鎳膜(即，以不與層間絕緣膜10接觸的方式形成鎳膜)時，由于鎳膜中的鎳原子不向?qū)娱g絕緣膜10擴散，所以可以不形成氮化鈦膜11。

接下來，通過光刻和刻蝕去除覆蓋接觸孔內(nèi)的p⁺型接觸區(qū)5和n⁺型源區(qū)6的局部氮化鈦膜11，再次使p⁺型接觸區(qū)5和n⁺型源區(qū)6從接觸孔露出。接著，在碳化硅半導體襯底的正面形成鎳膜，在碳化硅半導體襯底的整個背面依次層疊(形成)鎳膜和鈦膜。形成于碳化硅半導體襯底的正面的鎳膜可以僅在從接觸孔露出的碳化硅半導體部上形成。接下來，通過燒結(jié)(熱處理)使碳化硅半導體部與鎳膜反應(yīng)，在襯底兩面分別形成正面硅化物層12和背面硅化物層13。

接著，通過例如濺射法，在碳化硅半導體襯底的整個正面(即，氮化鈦膜11和正面硅化物層12上)形成鈦膜16。然后，通過例如濺射法，以5.0μm的厚度在鈦膜16上堆積成為源極14的以鋁為主要成分的金屬層(以下，稱為鋁層)。接下來，在源極14上形成成為鈍化保護膜(未圖示)的聚酰亞胺層，通過例如380℃左右溫度的熱處理而使鈍化保護膜硬化(固化)。接著，在背面硅化物層13上形成背面電極15。然后，通過將碳化硅半導體襯底切斷(切割)成單個的芯片狀，從而完成圖1所示的SiC-縱向型MOSFET。

如上所述，根據(jù)實施方式1，通過以覆蓋層間絕緣膜的方式在源極與層間絕緣膜之間設(shè)置鈦膜，從而使源極與層間絕緣膜不接觸。因此，在高溫動作下從源極中產(chǎn)生的氫原子或氫離子被源極下層的鈦膜所吸附或屏蔽。據(jù)此，能夠抑制從源極中產(chǎn)生的氫原子或氫離子擴散至層間絕緣膜中，且擴散至與層間絕緣膜接觸的柵極絕緣膜中。為此，能夠抑制在柵極絕緣膜和碳化硅半導體部的界面附近或者柵極絕緣膜中產(chǎn)生正電荷，能夠抑制在向柵極施加了負電壓時閾值電壓向負向波動。即，能夠使向柵極施加了負電壓時的閾值電壓的波動幅度變小，能夠形成閾值電壓穩(wěn)定的柵極絕緣膜。因此，即使在向柵極施加正或負中的任意電壓時，也能夠抑制閾值電壓的波動，可以提供具有穩(wěn)定電特性的可靠性較高的碳化硅半導體裝置。此外，根據(jù)實施方式1，可以以在源極與接觸孔的側(cè)壁之間不產(chǎn)生空隙的方式形成源極，因此能夠避免單位單元的尺寸變大。

(實施方式2)

接著，對實施方式2的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖2是表示實施方式2的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。實施方式2的碳化硅半導體裝置與實施方式1的碳化硅半導體裝置的不同點是在層間絕緣膜10上依次設(shè)置有鈦膜16和氮化鈦膜11。即，在實施方式2中，鈦膜16和氮化鈦膜11的配置成為與實施方式1替換的狀態(tài)。此外，在實施方式2中，在正面硅化物層12上沒有設(shè)置鈦膜16，源極14與正面硅化物層12接觸。

氮化鈦膜11具有防止通過在形成源極14后進行的熱處理而在鈦膜16與源極14之間形成由鈦膜16和源極14反應(yīng)而形成的合金膜的功能。據(jù)此，即使在制品完成后，鈦膜16的厚度也可以維持在堆積(形成)鈦膜16時的厚度。此外，氮化鈦膜11相對于鈦膜16是化學性質(zhì)穩(wěn)定的(難以發(fā)生化學變化)。因此，通過在鈦膜16與源極14之間設(shè)置氮化鈦膜11，不會使鈦膜16的厚度變薄。

此外，氮化鈦膜11與鈦膜16相同，具有屏蔽從源極14中向柵極絕緣膜8側(cè)移動的氫原子或氫離子的功能。在后述的實施方式5中對氮化鈦膜11對氫原子或氫離子的屏蔽效果進行說明。

對于實施方式2的碳化硅半導體裝置的制造方法，例如在實施方式1的碳化硅半導體裝置的制造方法中，只要在形成接觸孔之后且形成氮化鈦膜11之前形成鈦膜16即可。具體地說，首先，與實施方式1相同，依次進行從堆積n^-型漂移層2到形成接觸孔的工序。接下來，以覆蓋層間絕緣膜10的方式在碳化硅半導體襯底的整個正面形成鈦膜16。接著，在鈦膜16上形成氮化鈦膜11。接下來，通過光刻和刻蝕去除覆蓋接觸孔內(nèi)的p⁺型接觸區(qū)5和n⁺型源區(qū)6的局部氮化鈦膜11和鈦膜16，使p⁺型接觸區(qū)5和n⁺型源區(qū)6從接觸孔露出。即，使用相同的掩模選擇性地去除氮化鈦膜11和鈦膜16。接著，與實施方式1同樣地形成正面硅化物層12和背面硅化物層13。接下來，在氮化鈦膜11和正面硅化物層12上形成源極14。然后，與實施方式1同樣地依次進行形成鈍化保護膜以后的工序，從而完成圖2所示的SiC-縱向型MOSFET。

如上所述，根據(jù)實施方式2，可以得到與實施方式1相同的效果。此外，根據(jù)實施方式2，通過在鈦膜和源極之間形成氮化鈦膜，從而在鈦膜和源極之間不會形成鈦膜與源極反應(yīng)而生成的合金膜。因此，在制品完成后也能夠維持鈦膜堆積時的厚度，能夠防止由鈦膜引起的氫原子或氫離子的吸附或屏蔽效果降低。

(實施方式3)

接下來，對實施方式3的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖3是表示實施方式3的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。實施方式3的碳化硅半導體裝置與實施方式2的碳化硅半導體裝置的不同點有以下兩點。第一個不同點是，在氮化鈦膜11與源極14之間設(shè)置有鈦膜21。即，設(shè)置在層間絕緣膜10與源極14之間的層疊膜是經(jīng)由氮化鈦膜11層疊有多個鈦膜(以下，稱為第一鈦膜、第二鈦膜)16、21而成。第二鈦膜21與第一鈦膜16同樣地具有吸附從源極14中產(chǎn)生的氫原子或氫離子，以使其無法到達下層的層間絕緣膜10的方式屏蔽的功能。

第二個不同點是應(yīng)用于IGBT(Insulated Gate Bipolar Transistor)。具體地說，在實施方式3中，使用成為p⁺型集極區(qū)的p⁺型碳化硅基板18代替n⁺型漂移區(qū)即n⁺型碳化硅基板。在p⁺型碳化硅基板18與n^-型漂移層2之間設(shè)置有成為n型緩沖層(或者n型場阻止層)的n型層19。設(shè)置有n⁺型發(fā)射區(qū)17、發(fā)射極22和集電極20來代替n⁺型源區(qū)、源極和漏極。

對于實施方式3的碳化硅半導體裝置的制造方法，例如在實施方式2的碳化硅半導體裝置的制造方法中，作為發(fā)射極布線，只要依次堆積第一鈦膜16、氮化鈦膜11、第二鈦膜21和發(fā)射極22即可。具體地說，首先，通過外延生長，在成為p⁺型集極區(qū)的p⁺型碳化硅基板18上依次堆積n型層19和n^-型漂移層2。接著，與實施方式2同樣地依次進行從形成p型半導體區(qū)3到形成氮化鈦膜11為止的工序。

接下來，通過光刻和刻蝕去除覆蓋接觸孔內(nèi)的p⁺型接觸區(qū)5和n⁺型發(fā)射區(qū)17的局部氮化鈦膜11和第一鈦膜16，使p⁺型接觸區(qū)5和n⁺型發(fā)射區(qū)17從接觸孔露出。即，使用相同的掩模選擇性地去除氮化鈦膜11和第一鈦膜16。接著，與實施方式2同樣地形成正面硅化物層12和背面硅化物層13。然后，在第二鈦膜21和正面硅化物層12上依次形成第二鈦膜21和發(fā)射極22。然后，與實施方式2同樣地依次進行形成鈍化保護膜以后的工序，從而完成圖3所示的SiC-縱向型MOSFET。

如上所述，根據(jù)實施方式3，可以獲得與實施方式1、2相同的效果。此外，根據(jù)實施方式3，通過在層間絕緣膜與發(fā)射極之間層疊第一鈦膜、第二鈦膜，從而根據(jù)芯片正面的元件結(jié)構(gòu)造成的高低差、或者附著在芯片正面的顆粒等使第一鈦膜的厚度局部變薄，即使在第一鈦膜的階梯覆蓋減少時，根據(jù)設(shè)置在第一鈦膜上方的第二鈦膜，也能夠補充設(shè)置在層間絕緣膜和發(fā)射極之間的層疊膜中鈦膜的厚度不足部分的厚度。據(jù)此，能夠防止由鈦膜引起的對氫原子或氫離子的吸附或屏蔽效果降低。

(實施方式4)

對實施方式4的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖9是表示實施方式4的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。在圖9中，將符號3的導電型圖示為p型(在圖10、11中也是同樣)。實施方式4的碳化硅半導體裝置與實施方式1的碳化硅半導體裝置的不同點是，在鈦膜16和源極14之間設(shè)置有鈦鋁(例如TiAL₃)合金膜56。另外，在實施方式4中，在鈦膜16與層間絕緣膜10之間沒有設(shè)置氮化鈦膜11。

具體地說，在層間絕緣膜10和正面硅化物層12的表面設(shè)置有鈦膜16。鈦膜16與實施方式1同樣地具有吸附從源極14中產(chǎn)生的氫原子或氫離子的功能。此外，鈦膜16通過層間絕緣膜10與柵極9電性絕緣，并作為源極布線發(fā)揮作用。在鈦膜16的表面設(shè)置有鈦鋁合金膜56。

鈦鋁合金膜56是由鈦膜16和源極14反應(yīng)而生成的合金膜。鈦鋁合金膜56作為源極布線發(fā)揮作用。鈦鋁合金膜56的厚度優(yōu)選為例如10nm以上且50nm以下的程度。以埋入到接觸孔的方式在鈦鋁合金膜56的表面設(shè)置有源極14。

源極14經(jīng)由鈦鋁合金膜56、鈦膜16和正面硅化物層12與p⁺型接觸區(qū)5和n⁺型源區(qū)6電連接。源極14作為源極布線發(fā)揮作用。在源極14上設(shè)置有保護芯片正面的鈍化保護膜54。配置在層間絕緣膜10與源極14之間的金屬膜以外的構(gòu)成與實施方式1相同。

接下來，對實施方式4的碳化硅半導體裝置的制造方法進行說明。首先，準備例如四層周期六方晶(4H-SiC)的n⁺型碳化硅基板(半導體晶片)1，與實施方式1同樣地依次進行從n^-型漂移層2的形成至接觸孔的形成為止的工序。n⁺型碳化硅基板1的正面也可以作為例如(000-1)面(所謂的C面)。n^-型漂移層2也可以以例如5×10¹⁵/cm³的條件摻雜氮(N)等n型雜質(zhì)，以10μm左右的厚度進行外延生長。

接著，在從接觸孔露出的碳化硅半導體部(p⁺型接觸區(qū)5和n⁺型源區(qū)6)上形成鎳(Ni)膜。接著，通過燒結(jié)(熱處理)使碳化硅半導體部和鎳膜反應(yīng)，以例如1.0μm的厚度形成正面硅化物層12。接下來，以例如0.1μm的厚度在層間絕緣膜10和正面硅化物層12上堆積鈦膜16。

接著，與實施方式1同樣地以例如5.0μm的厚度在鈦膜16上堆積成為源極14的鋁層。鈦膜16和源極14通過例如濺射法連續(xù)形成。接下來，通過光刻和刻蝕對源極14進行圖案化。此外，將用于源極14的圖案化的刻蝕用掩模作為掩模進行刻蝕，對鈦膜16進行圖案化。由此，形成由鈦膜16和源極14組成的預定圖案的源極布線。

接著，在源極14上形成成為鈍化保護膜54的聚酰亞胺層，通過例如380℃左右溫度的熱處理(退火)使鈍化保護膜54硬化(固化)。用于該硬化的熱處理等在形成源極14后進行的熱處理的溫度優(yōu)選為450℃以下。其理由為，源極14以耐熱溫度較低的鋁為主要成分。通過在形成該源極14后進行的熱處理使鈦膜16與源極14反應(yīng)，在鈦膜16與源極14之間形成鈦膜合金膜56。

本發(fā)明人等確認了，鈦鋁合金膜56通過例如400℃以上的熱處理，厚度變?yōu)?0nm以上，通過380℃左右溫度的熱處理，厚度變?yōu)?0nm以下。此外，在形成源極14后進行的熱處理的溫度優(yōu)選在380℃以上且400℃以下。其理由為，源極14以耐熱溫度較低的鋁為主要成分。因此，鈦鋁合金膜56的厚度優(yōu)選如上所述，例如在10nm以上且50nm以下左右。此外，設(shè)定堆積鈦膜16時的厚度，或者在形成源極14之后進行的熱處理溫度等，以使得在形成鈦鋁合金膜56之后的鈦膜16的厚度剩余10nm以上。

如上所述，例如以0.1μm(＝100nm)左右的厚度堆積鈦膜16，在將形成源極14后進行的熱處理溫度設(shè)為例如380℃左右時，鈦鋁合金膜56形成為10nm以下的厚度，鈦膜16以90nm左右的厚度殘留。接著，在碳化硅半導體襯底的整個背面形成背面電極15。然后，通過將碳化硅半導體襯底切斷為單個的芯片狀，從而完成圖9所示的SiC-縱向型MOSFET。

在該實施方式4的碳化硅半導體裝置中，雖然在高溫動作下也會從源極14中產(chǎn)生氫原子或氫離子，但該氫原子或氫離子被源極14的下層的鈦膜16吸附。因此，能夠抑制雖然從源極14中產(chǎn)生但氫原子或氫離子向柵極絕緣膜8附近或者柵極絕緣膜8中擴散。

按照上述的實施方式4的碳化硅半導體裝置的制造方法，在示例的各種條件下，制作在(000-1)面形成溝道(反轉(zhuǎn)層)的SiC-縱向型MOSFET(即以C面作為芯片正面的元件)(以下，稱為實施例1)，測量閾值電壓波動。其結(jié)果，確認了在工作溫度為200℃的高溫動作下，能夠?qū)⑾驏艠O9施加-3MV/cm的負電壓1000小時后的閾值電壓的波動幅度抑制在0.1V以下。

此外，在將n⁺型碳化硅基板1的正面作為(0001)面(所謂的Si面)時，也與實施例1同樣地制作SiC-縱向型MOSFET(以下，稱為實施例2)，測量閾值電壓的波動。即，實施例2是在(0001)面形成溝道的SiC-縱向型MOSFET(即，以Si面作為芯片正面的元件)。實施例2的除了芯片正面的面方位以外的構(gòu)成與實施例1相同。其結(jié)果，在實施例2中，也能夠與實施例1同樣地成為閾值電壓穩(wěn)定的SiC-縱向型MOSFET。

此外，對被鈦膜16吸附的氫分子濃度進行驗證。在400℃溫度下對堆積了100nm厚度的鈦膜的樣品進行了氫注入，結(jié)果在100nm厚度的鈦膜中吸附了6×10¹⁷/cm²的氫分子(H₂)。即，確認了10nm厚度的鈦膜吸附的氫分子濃度為1×10¹⁶/cm²。因此，鈦膜16的厚度只要設(shè)置為在高溫動作下基本上可以吸附所有的從源極14中產(chǎn)生的氫原子或氫離子程度的厚度即可。

如上述說明，根據(jù)實施方式4，能夠得到與實施方式1～3相同的效果。

(實施方式5)

接著，對實施方式5的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖10是表示實施方式5的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。實施方式5的碳化硅半導體裝置雖然由于生產(chǎn)工藝流程的不同而導致接觸孔內(nèi)金屬膜的層疊結(jié)構(gòu)與實施方式2不同，但與實施方式2同樣地在鈦膜16與源極14之間具有氮化鈦膜11。如上所述，氮化鈦膜11具有屏蔽從源極14中向柵極絕緣膜8移動的氫原子或氫離子的功能。即，氮化鈦膜11中的氫原子或氫離子的擴散系數(shù)小到在氮化鈦膜11中移動的氫原子或氫離子幾乎無法到達下層的鈦膜16的程度。

實施方式5的碳化硅半導體裝置可以應(yīng)用實施方式4的碳化硅半導體裝置的制造方法進行制作。例如，對于實施方式5的碳化硅半導體裝置的制造方法，在實施方式4的碳化硅半導體裝置的制造方法中，在形成鈦膜16之后且形成源極14之前，只要在鈦膜16上堆積氮化鈦膜11即可。即，作為源極布線，依次堆積鈦膜16、氮化鈦膜11和源極14。鈦膜16、氮化鈦膜11和源極14的厚度例如可以分別為0.1μm、0.1μm和5.0μm。鈦膜16、氮化鈦膜11和源極14通過例如濺射法連續(xù)形成。

通過在鈦膜16與源極14之間形成氮化鈦膜11，從而使鈦膜16與源極14不接觸。因此，在形成源極14之后進行的熱處理中，不形成鈦膜16與源極14的反應(yīng)層(鈦鋁合金膜)。此外，氮化鈦膜11相對于鈦膜16是化學性質(zhì)穩(wěn)定的(難以發(fā)生化學變化)。因此，鈦膜16的厚度維持在堆積鈦膜16時的厚度。因此，可以將鈦膜16對氫原子或氫離子的吸附效果提高到比在鈦膜16與源極14之間形成合金膜時高。

此外，對氮化鈦膜11的氫擴散系數(shù)進行了驗證。具體地說，通過熱氧化在檢驗用碳化硅半導體基板上形成氧化膜(SiO₂膜)，制作在該氧化膜上堆積了氮化鈦膜的試樣。并且，在氫環(huán)境中，在400℃的溫度下對該試樣進行30分鐘的熱處理后，利用二次離子質(zhì)譜法(SIMS：Secondary Ion Mass Spectrometry)對在該試樣中形成的氧化膜的組成進行了分析，結(jié)果在該氧化膜中沒有檢測出氫。即，確認了在氫環(huán)境中的氫原子或氫離子被氮化鈦膜屏蔽，沒有達到氮化鈦膜下層的氧化膜。

如上所述，根據(jù)實施方式5，可以得到與實施方式1～4相同的效果。此外，根據(jù)實施方式5，在高溫動作下從源極中產(chǎn)生的氫原子或氫離子被源極下層的氮化鈦膜屏蔽。因此，能夠進一步抑制氫原子或氫離子從源極向柵極絕緣膜側(cè)移動，還能夠進一步減小閾值電壓的波動幅度。

(實施方式6)

接著，對實施方式6的碳化硅半導體裝置的結(jié)構(gòu)進行說明。圖11是表示實施方式6的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。實施方式6的碳化硅半導體裝置與實施方式5的碳化硅半導體裝置的不同點是，在氮化鈦膜11與源極14之間設(shè)置有第二鈦膜58和鈦鋁合金膜56。第二鈦膜58與氮化鈦膜11下層的鈦膜(以下，稱為第一鈦膜)16同樣具有吸附從源極14中產(chǎn)生的氫原子或氫離子的功能。

對于實施方式6的碳化硅半導體裝置的制造方法，在例如實施方式4的碳化硅半導體裝置的制造方法中，在形成第一鈦膜16之后且形成源極14之前，只要在第一鈦膜16上堆積氮化鈦膜11和第二鈦膜58即可。堆積第一鈦膜16、氮化鈦膜11、第二鈦膜58和源極14時的厚度可以分別為例如0.1μm、0.1μm、0.1μm和5.0μm。

這樣，通過層疊成為源極布線的各金屬膜，然后，利用形成源極14之后的熱處理，在第二鈦膜58與源極14之間形成作為第二鈦膜58與源極14的反應(yīng)層的鈦鋁合金膜56。即，成為依次堆積有第一鈦膜16、氮化鈦膜11、第二鈦膜58、鈦鋁合金膜56和源極14作為源極布線的狀態(tài)。

如上所述，根據(jù)實施方式6，可以得到與實施方式1～5相同的效果。此外，根據(jù)實施方式6，通過源極和第一鈦膜之間的第二鈦膜，能夠進一步提高氫原子或氫離子的吸附效果。據(jù)此，能夠進一步抑制氫原子或氫離子從源極向柵極絕緣膜側(cè)移動，還能夠進一步減小閾值電壓的波動幅度。

(實施例)

接著，對在現(xiàn)有的SiC-MOSFET(以下，稱為現(xiàn)有例。參照圖8)中發(fā)生閾值電壓波動的原因進行了驗證。在現(xiàn)有例中，SiO₂/SiC界面的界面態(tài)密度高是SiO₂/SiC界面特有的問題，目前還無法確定是否是由于SiO₂/SiC界面的缺陷量、歪斜量和能帶結(jié)構(gòu)的不同而產(chǎn)生的。因此，參照作為各電極層形成的鋁層的配置與現(xiàn)有例不同的SiC-MOSFET(以下，稱為比較例)，對現(xiàn)有例的閾值電壓波動的原因進行了驗證。圖4是表示比較例的碳化硅半導體裝置的結(jié)構(gòu)的截面圖。首先，對圖4所示的比較例的結(jié)構(gòu)進行說明。

圖4所示的比較例是在層間絕緣膜40上不配置電極層(鋁層)，且在接觸孔中電極層和層間絕緣膜40不接觸的構(gòu)成的平面柵極結(jié)構(gòu)的SiC-橫向型MOSFET。比較例以現(xiàn)有例的MOS柵極結(jié)構(gòu)作為橫向型，比較例的各區(qū)域的雜質(zhì)濃度和厚度等分別與現(xiàn)有例所對應(yīng)的各區(qū)域的雜質(zhì)濃度和厚度等相同。另外，橫向型MOSFET不需要n⁺型碳化硅基板31和n^-型漂移層32，但由于與縱向型MOSFET在同時形成同一晶片上，因此成為這樣的結(jié)構(gòu)。此外，在比較例中配置為電極層(源極44和漏極45)與層間絕緣膜40不接觸。

具體地說，在比較例中，在n⁺型碳化硅基板(半導體芯片)31的正面上設(shè)置有成為n^-型漂移層32的碳化硅外延層。在n^-型漂移層32的與n⁺型碳化硅基板31側(cè)相反一側(cè)的表面層上選擇性地設(shè)置有p型半導體區(qū)33。以覆蓋p型半導體區(qū)33的方式在n^-型漂移層32的與n⁺型碳化硅基板31側(cè)相反一側(cè)的表面上設(shè)置有成為p^-型阱層34的碳化硅外延層。在p^-型阱層34的內(nèi)部分別選擇性地設(shè)置有p⁺型接觸區(qū)35、n⁺型源區(qū)36a和n⁺型漏區(qū)36b。

p⁺型接觸區(qū)35與n⁺型源區(qū)36a接觸。n⁺型漏區(qū)36b以與n⁺型源區(qū)36a分離的方式配置。隔著柵極絕緣膜38在p^-型阱層34的被夾在n⁺型源區(qū)36a與n⁺型漏區(qū)36b之間的部分的表面上設(shè)置有柵極39。層間絕緣膜40覆蓋柵極39。源極44隔著硅化物層42與p⁺型接觸區(qū)35和n⁺型源區(qū)36a接觸。漏極45隔著硅化物層43與n⁺型漏區(qū)36b接觸。源極44和漏極45以不與層間絕緣膜40接觸的方式設(shè)置在接觸孔內(nèi)。

該圖4所示的比較例如下制作。首先，在n⁺型碳化硅基板(半導體芯片)31的正面上堆積成為n^-型漂移層32的碳化硅外延層。接下來，通過離子注入在n^-型漂移層32的表面層形成p型半導體區(qū)33。接著，在p型半導體區(qū)33上堆積成為p^-型阱層34的碳化硅外延層。接下來，通過磷的離子注入在p^-型阱層34的內(nèi)部分別選擇性地形成n⁺型源區(qū)36a和n⁺型漏區(qū)36b。

此外，通過鋁的離子注入在p^-型阱層34的內(nèi)部選擇性地形成p⁺型接觸區(qū)35。然后，在氬環(huán)境中，在1600℃的溫度下進行激活退火。接著，在氧化亞氮環(huán)境中，通過熱氧化在p^-型阱層34的被n⁺型源區(qū)36a與n⁺型漏區(qū)36b所夾的部分的表面上形成柵極絕緣膜38。接下來，在柵極絕緣膜38上形成成為柵極39的多晶硅層。然后，以覆蓋柵極39的方式形成層間絕緣膜40。

接著，通過光刻和刻蝕形成在深度方向上貫穿層間絕緣膜40的第一接觸孔、第二接觸孔，使p⁺型接觸區(qū)35和n⁺型源區(qū)36a從第一接觸孔露出，使n⁺型漏區(qū)36b從第二接觸孔露出。接著，在從第一接觸孔、第二接觸孔露出的碳化硅半導體部上分別形成鎳膜，通過燒結(jié)使該碳化硅半導體部與鎳膜反應(yīng)而形成硅化鎳層(硅化物層42、43)。

然后，在層間絕緣膜40和硅化物層42、43上堆積鋁層并進行圖案化，僅在第一接觸孔、第二接觸孔的內(nèi)部分別殘留成為源極44和漏極45的鋁層。此時，以與層間絕緣膜40不接觸的方式與層間絕緣膜40分離地形成源極44和漏極45。然后，通過將碳化硅半導體襯底切斷成單個的芯片狀，從而完成圖4所示的比較例的SiC-橫向型MOSFET。

對于該比較例，在工作溫度為200℃的高溫動作下對柵極39施加-3MV/cm的負電壓10分鐘后，測量閾值電壓波動，結(jié)果閾值電壓的波動幅度為±0.1V以下。這樣，在電極層(源極44或者漏極45)與層間絕緣膜40不接觸的構(gòu)成的比較例中，由于閾值電壓不波動，因此對于電極層與層間絕緣膜接觸的構(gòu)成的現(xiàn)有例，根據(jù)熱脫附譜(TDS：Thermal Desorption Spectroscopy)法對層間絕緣膜110與電極層(源極114)的界面和源極114中的元素進行了分析。其結(jié)果，在現(xiàn)有例中，當芯片溫度上升到200℃以上時，檢測出雜質(zhì)濃度為3×10¹⁴/cm²以上的氫分子。因此，可以推測來自層間絕緣膜110與源極114的界面和源極114的氫原子或氫離子的產(chǎn)生是由作為源極114的構(gòu)成材料的鋁與熱氧化時的水蒸氣環(huán)境中所包含的水(H₂O)反應(yīng)而產(chǎn)生的。

通常，在制造SiC-MOSFET時，通過在800℃以上的高溫的用于形成氧化膜的熱氧化處理或者在800℃以上的高溫下的退火處理，從而大量氫離子被吸入到SiO₂/SiC界面。通過該800℃以上的高溫處理而被吸入到SiO₂/SiC界面的氫離子與SiO₂/SiC界面的懸掛鍵結(jié)合，形成硅-氫(Si-H)鍵或者碳-氫(C-H)鍵并被固定。這樣，通過高溫熱處理而形成在SiO₂/SiC界面的硅-氫鍵或者碳-氫鍵的氫原子在400℃以下的低溫熱處理中不會變化(分解)。

另一方面，電極層(布線用的鋁層)通過400℃以下的低溫熱處理堆積在層間絕緣膜上。通過低溫熱處理堆積電極層時從層間絕緣膜與電極層的界面或者電極層中產(chǎn)生的氫原子或氫離子不被固定，在高溫動作下負電壓施加到SiC-MOSFET的柵極時向SiO₂/SiC界面移動。推測是利用該氫原子或氫離子使從SiO₂/SiC界面的硅-氫鍵或者碳-氫鍵固定的氫原子解離，成為硅原子或者碳原子的懸掛鍵(Si⁺或者C⁺)，在SiO₂/SiC界面附近或者柵極絕緣膜中產(chǎn)生正電荷。

例如，在200℃下氧化膜(SiO₂膜)中的氫原子或氫離子的擴散系數(shù)為1.0×10^-8cm²/秒，其擴散長度在10分鐘內(nèi)為24.5μm。因此，如現(xiàn)有例，在接觸孔中層間絕緣膜110與源極114接觸的情況下，在高溫動作下從層間絕緣膜110與源極114的界面或者源極114中產(chǎn)生的氫原子或氫離子容易在層間絕緣膜110中移動而達到柵極絕緣膜108，引起閾值電壓的波動。雖然可以制作在接觸孔中不使層間絕緣膜110與源極114接觸的結(jié)構(gòu)的SiC-縱向型MOSFET，但是通過在源極114與接觸孔的側(cè)壁之間產(chǎn)生的空隙使單位單元(形成一個MOS柵極結(jié)構(gòu)的單位區(qū)域)的尺寸變大，因此實際上難以使用。

在本發(fā)明中，如上所述，由于在層間絕緣膜10與源極14之間形成覆蓋層間絕緣膜10的鈦膜16，因此通過該鈦膜16吸附或屏蔽從源極14中產(chǎn)生的氫原子或氫離子。據(jù)此，能夠抑制氫原子或氫離子向柵極絕緣膜側(cè)移動并擴散到柵極絕緣膜中，還能夠減小向柵極施加了負電壓時的閾值電壓的波動幅度。例如，按照上述的實施方式1的碳化硅半導體裝置的制造方法，在示例的各種條件下，且對鈦膜16的厚度進行各種變更，制作鈦膜16的厚度不同的多個SiC-縱向型MOSFET(以下，稱為實施例)，對實施例的閾值電壓進行了測定。其結(jié)果，在實施例中，在鈦膜16的厚度為50nm以上且300nm以下的范圍的半導體芯片中，在工作溫度為200℃的高溫動作下，可以將向柵極9施加-3MV/cm的負電壓1000小時后的閾值電壓的波動量抑制在±0.1V。因此，在本發(fā)明中，可知可以以在電極層(源極14)與接觸孔的側(cè)壁之間不產(chǎn)生空隙的方式形成源極14，能夠避免單位單元的尺寸變大。

此外，針對實施例的各半導體芯片驗證了柵極電壓與漏極電流之間的關(guān)系(輸出特性)。圖5是表示向?qū)嵤├奶蓟璋雽w裝置的柵極施加了負電壓時的閾值電壓波動的特性圖。在圖5中示意性地示出以橫軸為柵極電壓Vg、縱軸為漏電流Id的對數(shù)，在向漏極施加正電壓時的柵極電壓與漏極電流之間的關(guān)系。如圖5所示，確認了在所有的實施例中，正常時(實線)為了使閾值電壓定義電流流動所必需的閾值電壓Vth1與向柵極9施加了負電壓時(虛線)為了使閾值電壓定義電流流動所必需的閾值電壓Vth2幾乎相等(Vth1≈Vth2)。然而，在施加相對較短時間的柵極電壓時，確認了在亞閾值區(qū)(相對于柵極電壓Vg，漏極電流Id呈指數(shù)式增加的區(qū)域(具體地說，是柵極電壓Vg達到閾值電壓Vth1的區(qū)域))存在閾值電壓向負向波動的半導體芯片(從由左箭頭表示的實線位置向虛線位置移動)。

因此，在實施例的各個半導體芯片中，使用OBIRCH(Optical Beam Induced Resistance Change:光束誘導電阻變化)法針對在亞閾值區(qū)中產(chǎn)生閾值電壓波動的半導體芯片檢測到了芯片表面的溫度上升。其結(jié)果，在實施例的各半導體芯片中，在鈦膜16的厚度為50nm以下的各半導體芯片中，確認單位單元(六角形單位單元)的窄區(qū)的發(fā)熱(不良部位)。對該發(fā)熱部位的芯片截面進行了觀測，結(jié)果確認了由芯片正面的元件結(jié)構(gòu)產(chǎn)生的高低差，或者由于附著在芯片正面的顆粒等導致鈦膜16的厚度局部變薄，鈦膜16的階梯覆蓋減少。推測為，在該鈦膜16的厚度變薄的部分對氫原子或氫離子的吸附或屏蔽效果降低，僅在鈦膜16的厚度變薄部分附近發(fā)生閾值電壓波動，在亞閾值區(qū)觀測到閾值電壓波動。

另一方面，在實施例的各半導體芯片中，在鈦膜16的厚度為200nm以上的元件中也確認了由OBIRCH法引起的發(fā)熱。觀察該發(fā)熱部位的芯片截面結(jié)果在鈦膜16的厚度為200nm以上的各半導體芯片中，確認了在鈦膜16的表面有微裂紋。此外，在鈦膜16的厚度為300nm以上的各半導體芯片中，以相當大的概率確認了在半導體芯片上的幾乎所有的單位單元中，在鈦膜16的表面上存在裂紋。推測為隨著鈦膜16的厚度變厚，鈦膜16的內(nèi)部應(yīng)力增加，為了釋放該內(nèi)部應(yīng)力而在鈦膜16產(chǎn)生裂紋。這樣的在亞閾值區(qū)中閾值電壓波動作為電流量非常小，雖然對一個元件(半導體芯片)的整個輸出特性產(chǎn)生的不良影響很小，但是電流有可能集中到一部分元件(半導體芯片)而導致?lián)p壞。此外，在亞閾值的波動較大時，是導致在關(guān)斷狀態(tài)的漏電流的原因。因此，較為理想的是，在亞閾值區(qū)中采取抑制輸出特性波動的措施。

接下來，對在亞閾值區(qū)中用于抑制輸出特性波動的措施進行了驗證。具體地說，對于鈦膜16的厚度(Ti膜厚度)與在亞閾值區(qū)中閾值電壓波動(圖5所示的從由左箭頭表示的實線位置向虛線位置的移動)的發(fā)生概率之間的關(guān)系進行了驗證。圖6是表示鈦膜的厚度與在亞閾值區(qū)中閾值電壓波動的發(fā)生概率之間的關(guān)系的特性圖。如圖6所示，確認了在亞閾值區(qū)中的閾值電壓波動的發(fā)生概率在鈦膜16的厚度為50nm以下時增加，在鈦膜16的厚度為200nm以上時變得非常大。另一方面，確認了在鈦膜16的厚度為80nm以上且150nm以下時，在亞閾值區(qū)中不發(fā)生閾值電壓波動。

在本發(fā)明中，在亞閾值區(qū)中也可以使閾值電壓不發(fā)生波動的理由是，利用設(shè)置在源極14(布線層)的下層的鈦膜16完全覆蓋層間絕緣膜10，源極14與層間絕緣膜10不接觸。例如，在上述專利文獻1中，由于將鈦膜作為接觸部的阻障金屬(Barrier metal)和肖特基電極使用，因此在與碳化硅半導體部接觸的部分以外(即，在布線層與層間絕緣膜之間)不一定需要鈦膜。因此，在上述專利文獻1中，如上述專利文獻1中的圖1公開那樣，在柵極的上方有在層間絕緣膜上未設(shè)置鈦膜的部分，在該部分中，布線層與層間絕緣膜接觸。這樣，在布線層與層間絕緣膜接觸的結(jié)構(gòu)中，在向柵極施加了負電壓時觀測到較大的閾值電壓的波動。即，即使是僅有少量的布線層與層間絕緣膜接觸時，引起閾值電壓波動的物質(zhì)(氫原子或氫離子)也會通過層間絕緣膜和柵極絕緣膜在柵極絕緣膜和碳化硅半導體部的界面(SiO₂/SiC界面)擴散，產(chǎn)生閾值電壓波動。

以上，在本發(fā)明中，在實施方式1、2、4～6中雖然以SiC-縱向型MOSFET為例進行了說明，但也可以應(yīng)用于SiC-橫向型MOSFET及SiC-IGBT等其他的MOS型碳化硅半導體裝置，具有同樣的效果。此外，在實施方式3中雖然以SiC-IGBT為例進行了說明，但也可以應(yīng)用于SiC-MOSFET等其他的MOS型碳化硅半導體裝置，具有同樣的效果。此外，即使在采用溝槽柵極結(jié)構(gòu)代替平面柵極結(jié)構(gòu)時也具有同樣的效果。此外，也可以采用不設(shè)置p^-型阱層，而在作為基區(qū)發(fā)揮作用的p^-型半導體區(qū)的內(nèi)部選擇性地形成p⁺型接觸區(qū)和n⁺型源區(qū)的結(jié)構(gòu)。此外，本發(fā)明對于例如在碳化硅半導體的四層周期六方晶系(4H-SiC)中的(000-1)面形成溝道的元件(即，將C面作為芯片正面的元件)特別有效，而在其他的面方位(例如(0001)面(所謂的Si面)、(11-20)面、(03-38)面)上形成溝道的元件也具有同樣的效果。此外，在上述的各實施方式中，例如可以根據(jù)所要求的規(guī)格等對各部分的尺寸和雜質(zhì)濃度等進行各種設(shè)定。

如上所述，本發(fā)明的碳化硅半導體裝置及碳化硅半導體裝置的制造方法對在逆變器和切換用電源裝置等中使用的功率半導體裝置有用。