本發(fā)明涉及一種半導體布局結構，尤其是涉及一種可于半導體后段制作工藝(back-end-of-line，beol)中采用多重圖案方法(multiplepatterning)完成的半導體布局結構。

背景技術：

在半導體集成電路的制作工藝中，集成電路的微結構的制造，需要在如半導體基材/膜層、介電材料層、或金屬材料層等適當?shù)幕幕虿牧蠈又校萌绻饪碳拔g刻等制作工藝形成具有精確尺寸的微小圖案。為達到此一目的，現(xiàn)有半導體技術在一目標材料層上形成掩模層(masklayer)，以便先在該掩模層中形成/定義這些微小圖案，隨后將該等圖案轉移至目標膜層。一般而言，掩模層可包含通過光刻制作工藝形成的圖案化光致抗蝕劑層，和/或利用該圖案化光致抗蝕劑層形成的圖案化掩模層。隨著集成電路的復雜化，這些微小圖案的尺寸不斷地減小，所以用來產(chǎn)生特征圖案的設備就必須滿足制作工藝分辨率及疊對準確度(overlayaccuracy)的嚴格要求。在這一點上，分辨率被視為在預定的制造條件下用來圖案化最小尺寸的影像的能力衡量值。

然而，隨著半導體科技不斷進步至85納米(nanometer，nm)以下，單一圖案化(singlepatterning)方法已無法滿足制造微小線寬圖案的分辨率需求或制作工藝需求。是以，半導體業(yè)者現(xiàn)在是采用多重圖案化(multiplepatterning)方法作為克服光刻曝光裝置的分辨率極限的途徑。常見的多重圖案化方法可包含例如是顯影-蝕刻-顯影-蝕刻(litho-etch-litho-etch，lele)、顯影-凍結-顯影-蝕刻(litho-freeze-litho-etch，lfle)、雙重圖案化(doublepatterning)方法、自對準雙重圖案化(self-aligneddoublepatterning，sadp)方法(亦稱為間隙壁自對準雙重圖案化方法(spacerself-aligneddouble-patterning，以下簡稱為sadp)，也就是側壁影像轉換(sidewallimagetransfer，sit)方法)等等。

一般而言，在多重圖案化制作工藝中，首先將致密圖案(其個別圖案尺寸及/或圖案間間距低于光刻裝置的分辨率極限)拆解至不同的光掩模。隨后將該等光掩模上的圖案轉移至光致抗蝕劑層/掩模層，故可使不同光掩模上的圖案組合成原始的目標圖案。由此可知，多重圖案化方法為一精密且制作工藝控制要求極高的制作工藝方法，故多重圖案化方法的采用，無可避免地增加了制作工藝復雜度與制作工藝成本。

技術實現(xiàn)要素：

因此，本發(fā)明提供一種可降低多重圖案化制作工藝的制作工藝復雜度的半導體布局結構。

本發(fā)明所提供一種半導體布局結構，包含有至少一第一信號線，以及一對低電源電位(vss)線。該第一信號線與該等vss線都沿一第一方向延伸，且該等vss線沿一第二方向排列，而第一方向與該第二方向彼此垂直。更重要的是，該等vss線形成于該第一信號線的相對兩側。

本發(fā)明所提供另提供一種半導體布局結構，包含有二高電源電位(vcc)線、二低電源電位(vss)線、以及多個第一信號線，且該等vcc線、該等vss線與該等第一信號線都沿一方向延伸。該等vss線設置于該等vcc線之間，而該等第一信號線設置于該等vss線之間。

本發(fā)明所提供的半導體布局結構，主要將vcc線、vss線與第一信號線以“vcc-vss-第一信號線-vss-vcc”的設計排列設置，是以高/低電源電位線以及信號線之間的間距可因上述設計而得以相同。而具有相同間距的線路圖案可簡化多重圖案化方法的圖案設計，故本發(fā)明所提供的半導體布局結構享有降低制作工藝復雜度以及減少制作成本等優(yōu)點。

附圖說明

圖1至圖9為本發(fā)明所提供的半導體布局結構的一制作方法的一優(yōu)選實施例的示意圖，其中

圖8為圖7中沿a-a’切線獲得的一剖視圖；以及

圖9為圖7中沿b-b’切線獲得的一剖視圖。

主要元件符號說明

100基底

110鰭片圖案

120柵極圖案

130內(nèi)層介電層

132、134介電層

140第一連線圖案

142第二連線圖案

150第一插塞圖案

152第二插塞圖案

160軸心圖案

162開口

170金屬導線圖案

170(vcc)高電源電位線

170(vss)低電源電位線

170(wl)第一信號線

170(bl)第二信號線

200半導體布局結構

d1第一方向

d2第二方向

m0第零層金屬層

m1第一層金屬層圖案

v0第零層插塞結構

s1鰭片圖案的間距

s2軸心圖案的間距

s3間隙壁圖案的寬度、開口的間距

s4第一層金屬層圖案的間距

w軸心圖案寬度

w’開口寬度

a-a’、b-b’剖線

具體實施方式

熟悉該項技術的人士應可理解的是，以下提供多個不同的實施例，用以揭露本發(fā)明的不同特征，但不以此為限。另外，以下揭露的附圖被簡化以更清楚表達本發(fā)明的特征，故以下揭露的圖示并未繪示出一指定元件(或裝置)的所有元件。此外，以下揭露的圖示是根據(jù)本發(fā)明理想化的示意圖，故由這些示意圖變異的型態(tài)，利如因制造技術和或容許誤差造成的差異為可預期的。也因此本發(fā)明的揭露不應指限定于以下圖式揭露的特定形狀，且應包括如因制作工藝技術造成的形狀的偏差。

此外，熟悉該項技術的人士應可理解以下說明中，當某一組成元件，例如一區(qū)域、一層、一部分等類似組成元件，被稱為在另一組成元件“上”，是指該組成元件直接設置于該另一組成元件上，也可指涉或有其他組成元件介于兩者之間。然而，當某一組成元件背稱為直都形成在另一組成元件上，則是指這兩個組成元件之間并未再有其他組成元件存在。另外，本發(fā)明所揭露的當某一組成元件“形成”在另一組成元件上時，該組成元件可以生長(growth)、沉積(deposition)、蝕刻(etch)、連結(attach)、連接(connect)耦接(couple)等方法，或其他方式制備或制造于該組成元件上。

另外，本發(fā)明中所使用的用語如“底部”、“下方”、“上方”、“頂部”、“之中”、“之內(nèi)”等，用以描述圖示中不同組成元件的相對位置。然而，當將附圖翻轉使其上下顛倒時，前述的“上方”即成為“下方”?；蛟诓煌暯侵?，前述的“上方”可能成為“之中”或“之內(nèi)”。由此可知，本發(fā)明中所使用的相對性描述用語可依據(jù)該元件或設備的方位與/或視角而定。

當元件發(fā)展至65納米技術世代后，使用傳統(tǒng)平面式的金屬氧化物半導體(metal-oxide-semiconductor，mos)晶體管制作工藝難以持續(xù)微縮，因此，現(xiàn)有技術提出以立體或非平面(non-planar)多柵極晶體管元件如鰭式場效晶體管(以下簡稱為finfet)元件取代平面晶體管元件的解決途徑。因此，本優(yōu)選實施例所提供的半導體布局結構可與非平面多柵極fet元件整合，尤其與finfet元件整合，但不限于此。請參閱圖1至圖9，圖1至圖9為本發(fā)明所提供的半導體布局結構的一制作方法的一優(yōu)選實施例的示意圖。如圖1所示，本優(yōu)選實施例首先提供一基底100，例如一硅基底。在本優(yōu)選實施例中，基底100也可為一絕緣層上半導體(semiconductoroninsulator，以下簡稱為soi)基底。如熟悉該項技術的人士所知，soi基底由下而上可依序包含一硅基底、一底部氧化(bottomoxide，box)層、以及形成于底部氧化層上的半導體層，如一具單晶結構的硅層。另外，本優(yōu)選實施例提供的基底也可以是一塊硅(bulksilicon)基底?；蛘?，基底100可包含其他元素半導體(elementarysemiconductor)，例如鍺(germanium)。半導體基底100也可包含復合半導體(compoundsemiconductor)，如碳化硅(siliconcarbide)、砷化鎵(galliumarsenic)、磷化鎵(galliumphosphide)、磷化銦(indiumphosphide)、砷化銦(indiumarsenic)、和/或銻化銦(indiumantimonide)。半導體基底100也可包含合金半導體(alloysemiconductor)，如硅鍺合金半導體(sige)、鎵砷磷合金半導體(gaasp)、鋁銦砷合金半導體(alinas)、鋁鎵砷合金半導體(algaas)、鎵銦砷合金半導體(gainas)、鎵銦磷合金半導體(gainp)和/或鎵銦砷磷合金半導體(gainasp)的合金半導體。當然，半導體基底100也可包含上述材料的組合。

接下來，在半導體基底100上形成一硬掩模層(圖未示)。在本優(yōu)選實施例中，由于所欲形成的finfet元件所包含的鰭片圖案的間距小于單一圖案化方法的極限，故本優(yōu)選實施例利用一多重圖案化制作工藝，例如一sadp方法，來制作前述的鰭片圖案。根據(jù)本優(yōu)選實施例，可先于基底100上形成多個軸心圖案(圖未示)，且軸心圖案的寬度與/或軸心圖案彼此之間的間距可用以定義所欲形成的鰭片圖案的間距。隨后于基底100上全面性地形成一材料層(圖未示)，且材料層的蝕刻率不同于軸心圖案的蝕刻率。之后，回蝕刻材料層，以于軸心圖案的側壁形成多個間隙壁(圖未示)，并在形成間隙壁之后移除軸心圖案，而于基底100上形成多個間隙壁圖案(圖未示)，而這些間隙壁圖案即用以定義鰭片圖案形成的位置及大小。

請參閱圖1。形成間隙壁圖案之后，利用間隙壁圖案作為掩模圖案化硬掩模層，并形成一圖案化硬掩模(圖未示)，隨后再通過此一圖案化硬掩模蝕刻基底100，而于基底100上形成多個半導體結構，即所需的鰭片圖案110。如圖1所示，鰭片圖案110為長條形圖案，其沿一第一方向d1延伸，并沿一第二方向d2排列，且第一方向d1與第二方向d2彼此垂直。此外如圖1所示，鰭片圖案110之間的間距s1即為原本軸心圖案的寬度以及間隙壁圖案之間的間距，且所有鰭片圖案110的間距s1都彼此相等。

請參閱圖2。在形成鰭片圖案110之后，可依產(chǎn)品所需保留或移除圖案化硬掩模，隨后于基底100上形成多個柵極圖案120。柵極圖案120的制作可依產(chǎn)品或制作工藝需要采用單一圖案化方法或前述的多重圖案化方法，故于此不加以贅述。如圖2所示，柵極圖案120為長條形圖案，其沿第二方向d2延伸，并沿第一方向d1排列，且柵極圖案120與鰭片圖案110交錯而覆蓋部分鰭片圖案110。柵極圖案120可包含一柵極介電層(圖未示)與一柵極導電層(圖未示)。柵極介電層可包含現(xiàn)有介電材料如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)等介電材料。而在本優(yōu)選實施例中，柵極介電層還可包含高介電常數(shù)(high-k)材料，例如氧化鉿(hfo)、硅酸鉿(hfsio)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬硅酸鹽(metalsilicates)等，但不限于此。另外，當本優(yōu)選實施例的柵極介電層采用high-k材料時，本發(fā)明可與金屬柵極(metalgate)制作工藝整合，以提供足以匹配high-k柵極介電層的控制電極。據(jù)此，柵極導電層可配合金屬柵極的前柵極(gate-first)制作工藝或后柵極(gate-last)制作工藝采用不同的材料。舉例來說，當本優(yōu)選實施例與前柵極制作工藝整合時，柵極導電層可包含金屬如鉭(ta)、鈦(ti)、釕(ru)、鉬(mo)、或上述金屬的合金、金屬氮化物如氮化鉭(tan)、氮化鈦(tin)、氮化鉬(mon)等、金屬碳化物如碳化鉭(tac)等。且該等金屬的選用以所欲獲得的多柵極晶體管元件的導電形式為原則，即以滿足n型或p型晶體管所需功函數(shù)要求的金屬為選用原則，且柵極導電層可為單一功函數(shù)金屬層或復合功函數(shù)金屬層。而當本優(yōu)選實施例與后柵極制作工藝整合時，柵極導電層作為一虛置柵極(dummygate)，其可包含半導體材料如多晶硅等。

在完成柵極圖案120的制作后，本優(yōu)選實施例可進行其他組成元件的制作，例如輕摻雜漏極、柵極間隙壁、源極/漏極等的制作，以形成至少一finfet晶體管元件，即一非平面型場效晶體管元件。此外，熟悉該項技術的人士熟知的選擇性外延成長(selectiveepitaxialgrowth，seg)制作工藝、金屬硅化物制作工藝等，都可依需要整合于finfet元件制作工藝，在此并不多加贅述。另外，在后柵極制作工藝中，可于完成其他組成元件的制作后，移除虛置柵極，并形成所需的包含柵極介電層與功函數(shù)金屬層的金屬柵極。

請參閱圖3。接下來，在基底100上形成一內(nèi)層介電(inter-layerdielectric，以下簡稱為ild)層(示于圖8與圖9)130，隨后于ild層130內(nèi)形成多個第一連線圖案140與多個第二連線圖案142。如圖3所示，在本優(yōu)選實施例中，第一連線圖案140為長條形圖案，其沿第二方向d2延伸，并沿第一方向d1排列，且第一連線圖案140分別與一～二個鰭片圖案110交錯與重疊，且電連接。第二連線圖案142則沿第一方向d1延伸，并沿第二方向d2排列，且第二連線圖案142分別與柵極圖案120交錯與重疊，且電連接。第一連線圖案140與第二連線圖案142也可依產(chǎn)品或制作工藝需要采用單一圖案化方法或前述的多重圖案化方法，于此不加以贅述。此外需注意的是，在本優(yōu)選實施例中，第一連線圖案140與第二連線圖案142可作為一內(nèi)連線結構的最底層(即最接近基底100與finfet元件的一連線層)，故在本優(yōu)選實施例中，此一最底層的連線圖案可被視為內(nèi)連線結構的第零層金屬層m0。

請參閱圖4。在形成第一連線圖案140與第二連線圖案142之后，可于ild層130上再形成一介電層132(示于圖8與圖9)，隨后于介電層132內(nèi)更形成多個第一插塞圖案150與多個第二插塞圖案152。第一插塞圖案150與第二插塞圖案152的制作，可依產(chǎn)品或制作工藝需求采用單一圖案化方法，例如但不限于浸潤式深紫外光顯影方法(immersionduvlithography)或電子束光刻(e-beamlithography)。又或者，第一插塞圖案150與第二插塞圖案152的制作也可依產(chǎn)品或制作工藝需求采用前述的多重圖案化方法。如圖4所示，第一插塞圖案150分別與一第一連線圖案140重疊且電連接，而第二插塞圖案152則分別與一第二連線圖案142重疊且電連接。值得注意的是，在本優(yōu)選實施例中，至少有二個第一插塞圖案150與一第一連線圖案140以及重疊于該第一連線圖案140的鰭片圖案110重疊。另外，在本優(yōu)選實施例中，第一插塞圖案150用以建構第一連線圖案140與其他連線結構的電連接，同理第二插塞圖案152用以建構第二連線圖案142與其他連線結構的電連接，故第一插塞圖案150與第二插塞圖案152可視為前述內(nèi)連線結構的第零層插塞結構v0。

請參閱圖5。在完成第一插塞圖案150與第二插塞圖案152的制作后，可于基底100上繼續(xù)進行內(nèi)連線結構等元件的制作，以于finfet元件上形成一金屬內(nèi)連線結構。舉例來說，可于接觸插塞120與介電層132上再形成一介電層134(示于圖8與圖9)，隨后于介電層134表面利用前述的sadp方法形成一用以定義這些金屬連線的圖案化硬掩模。在本優(yōu)選實施例中，由于所欲形成的金屬導線圖案的間距小于單一圖案化方法的分辨率極限，故本優(yōu)選實施例利用一多重圖案化制作工藝，例如一sadp方法來形成圖案化硬掩模。詳細地說，根據(jù)本優(yōu)選實施，可先于一硬掩模層(圖未示)上形成多個軸心圖案160。如圖5所示，軸心圖案160的寬度w可以相同或不同，但值得注意的是，軸心圖案160的間距s2必定彼此相同。

請參閱圖6。隨后，在硬掩模層上全面性地形成一材料層(圖未示)，且材料層的蝕刻率不同于軸心圖案160的蝕刻率。之后，回蝕刻材料層，以于軸心圖案160的側壁形成多個間隙壁(圖未示)，并在形成間隙壁之后移除軸心圖案，以形成多個間隙壁圖案，且間隙壁圖案具有相同的寬度s3。另外，可在移除軸心圖案160之后，還在硬掩模層上形成多個阻擋圖案(圖未示)。接下來，將間隙壁圖案與阻擋圖案轉移至該硬掩模層，以形成一圖案化硬掩模，且該圖案化硬掩模內(nèi)包含如圖6所示的多個開口162，而這些開口162用以定義一第一層金屬內(nèi)連線的位置及大小。開口162的寬度w’可以相同或不同，但值得注意的是，開口162的間距s3(即間隙壁圖案的寬度)必定彼此相同。在此需另外注意的是，由于開口162之間的所有間距s3完全相同，故本優(yōu)選實施例所提供的布局設計更有利于sadp方法的操作與執(zhí)行。此外熟悉該項技術的人士應知，阻擋圖案用以在需要之處阻擋目標圖案的形成，故可視為用以裁切長條形狀的目標圖案。而由于本優(yōu)選實施例中所有的軸心圖案與間隙壁圖案都為長條形，且間距s3彼此相同，因此在形成前述的阻擋圖案時，可獲得較大的制作工藝容許范圍。

請參閱圖7至圖9，其中圖8為圖7中沿a-a’切線獲得的一剖視圖，圖9為圖7中沿b-b’切線獲得的一剖視圖。如圖7所示，在形成包含上述開口162的圖案化硬掩模后，利圖案化硬掩模圖案化介電層134，在介電層134內(nèi)形成多個開口(圖未示)。接下來，在介電層134上形成一金屬層(圖未示)，且金屬層填滿前述開口。隨后進行一平坦化制作工藝，用以移除多余的金屬，而于介電層134內(nèi)形成多個彼此平行的金屬導線圖案170，并且完成一半導體布局結構200的制作。如圖7所示，金屬導線圖案170沿第一方向d1延伸，且沿第二方向d2排列。值得注意的是，金屬導線圖案170可作為前述內(nèi)連線結構的第一層金屬層圖案m1，且金屬導線圖案170分別通過第一插塞圖案150與第二插塞圖案152電連接至第一連線圖案140與第二連線圖案142，同時通過第一連線圖案140與第二連線圖案142電連接至finfet元件。之后，可重復進行以下步驟：形成介電層、在介電層內(nèi)形成多個金屬導線與接觸插塞的開口(圖未示)、在介電層上形成填滿上述開口的金屬層、以及用以移除多余金屬的平坦化制作工藝，以于介電層內(nèi)形成金屬導線結構與插塞結構。通過上述步驟，至終可完成一內(nèi)連線結構以及集成電路結構的建構。

請再參閱圖7。值得注意的是，本優(yōu)選實施例所提供的金屬導線圖案170分別電連接至不同的電源：首先，以半導體布局圖案200之中，同時沿第一方向d1延伸，又沿第一方向d1排列的圖案為基準，這些圖案電連接至一第一信號，故這些圖案又作為第一信號線。而在本優(yōu)選實施例中，第一信號線優(yōu)選為字元線(wordline)，但不限于此。換句話說，本優(yōu)選實施例提供至少一沿第一方向d1延伸，又沿第一方向d1排列的第一信號線170(wl)。第一信號線170(wl)的兩側的一對金屬導線圖案170電連接至一低電源電位(vss)，故本優(yōu)選實施例提供一對沿第一方向d1延伸，且沿第二方向d2排列的低電源電位線170(vss)。更重要的是，低電源電位線170(vss)在第二方向d2上設置于第一信號線170(wl)的兩側。此外，本優(yōu)選實施例還提供一對第二信號線，沿第一方向d1延伸，且沿第二方向d2排列。在本優(yōu)選實施例中，第二信號線優(yōu)選為位線(bitline)，但不限于此。換句話說，在本優(yōu)選實施例提供一對第二信號線170(bl)，且第二信號線170(bl)在第二方向d2上形成于第一信號線170(wl)的相對兩側。更重要的是，“低電源電位線170(vss)-第一信號線170(wl)-低電源電位線1700(vss)”此一結構設置于這一對第二信號線170(bl)之間。由此可知，低電源電位線170(vss)分別設置于一第二信號線170(bl)與第一信號線170(wl)之間。除此之外，本優(yōu)選實施例還提供一對高電源電位線170(vcc)，高電源電位線170(vcc)沿第一方向d1延伸，且沿第二方向d2排列，此外高電源電位線170(vcc)在第二方向d2上設置于第一信號線170(wl)的相對兩側。更重要的是，“第二信號線170(bl)-低電源電位線170(vss)-第一信號線170(wl)-低電源電位線1700(vss)-第二信號線170(bl)”此一結構設置于這一對高電源電位線170(vcc)之間。由此可知，第二信號線170(bl)分別設置于一低電源電位線170(vss)與一高電源電位線170(vcc)之間。簡單地說，本優(yōu)選實施例提供一半導體布局結構200，且在此半導體布局結構200中，高電源電位線170(vcc)、第二信號線170(bl)與低電源電位線170(vss)以第一信號線170(wl)為中軸呈鏡像對稱，而得到一“高電源電位線170(vcc)-第二信號線170(bl)-低電源電位線170(vss)-第一信號線170(wl)-低電源電位線170(vss)-第二信號線170(bl)-高電源電位線170(vcc)”的結構。如圖8所示，低電源電位線170(vss)設置于高電源電位線170(vcc)之間，而第一信號線170(wl)又設置于低電源電位線170(vss)之間。更重要的是，雖然上述的高電源電位線170(vcc)的寬度可能不同于第一信號線170(wl)、低電源電位線170(vss)與第二信號線170(bl)，但第一信號線170(wl)、低電源電位線170(vss)、第二信號線170(bl)與高電源電位線170(vcc)之間的間距s4，即第一層金屬層圖案m1的間距s4彼此相同。

請繼續(xù)參閱圖7至圖9。本優(yōu)選實施例所提供的半導體布局結構200還包含至少二個分別上述這一對低電源電位線170(vss)重疊的鰭片圖案110、至少一與上述這一對低電源電位線170(vss)以及上述鰭片圖案110交錯且部分重疊的第一連線圖案140、與至少二個第一插塞圖案150，且第一插塞圖案150如圖8所示，與重疊于這一對低電源電位線170(vss)的鰭片圖案110、這一對低電源電位線170(vss)與前述的第一連線圖案140重疊。此外，鰭片結構110通過第一連線圖案140、第一插塞圖案150而與第一層金屬層圖案170電連接。

此外如圖9所示，本優(yōu)選實施例所提供的半導體布局結構200還包含多個柵極圖案120、多個與柵極圖案120交錯且重疊的第二連線圖案142、以及多個第二插塞圖案152，且第二插塞圖案152如圖9所示，與第二連線圖案142重疊。此外，柵極圖案120通過第二連線圖案142、第二插塞圖案152而與第一層金屬層圖案170電連接。除此之外，由圖9可知，雖然第一連線圖案140與第二連線圖案142的深度可能相同或不同，但第一連線圖案140與第二連線圖案142的頂面可共平面。

另外需注意的是，根據(jù)本發(fā)明的一優(yōu)選實施例，上述所提供的半導體布局結構可用于靜態(tài)隨機存取存儲器(embeddedstaticrandomaccessmemory，以下簡稱為sram)，尤其可用于六晶體管靜態(tài)隨機存取存儲器(six-transistorsram，以下簡稱為6t-sram)。熟悉該項技術的人士應知，一般6t-sram的一存儲單元由二個上拉晶體管(pull-uptransistor)(圖未示)、二個下拉晶體管(pull-downtransistor)(圖未示)、以及二個存取晶體管(accesstransistor)(圖未示)構成正反器(flip-flop)，其中上拉晶體管和及下拉晶體管構成栓鎖電路(latch)，使數(shù)據(jù)可以栓鎖在存儲結點(storagenode)中。

一般而言，6t-sram存儲單元的上拉晶體管是由p型金屬氧化物半導體(pmos)晶體管所組成，而下拉晶體管和存取晶體管則是由n型金屬氧化物半導體(nmos)晶體管所組成。其中，串聯(lián)的一上拉晶體管和下拉晶體管一同構成一反向器(inverter)，且這兩者所構成的串接電路其兩端點分別電連接至上述的高電源電位線170(vcc)與低電源電位線170(vss)。同樣地，另一組串聯(lián)的上拉晶體管與下拉晶體管構成另一反向器，而這兩者所構成的串接電路其兩端點也分別電連接至上述的高電源電位線170(vcc)與低電源電位線170(vss)。存取晶體管的柵極電連接至第一信號線170(wl)，而存取晶體管的源極則分別電連接至相對應的第二信號線170(bl)。

而根據(jù)本發(fā)明所提供的半導體布局結構，由于低電源電位線170(vss)設置于第一信號線170(wl)的二側，因此，根據(jù)本發(fā)明所提供的半導體布局結構，可根據(jù)產(chǎn)品需要，使設置于第一信號線170(wl)二側的低電源電位線170(vss)分別與6t-sram存儲單元或不同的6t-sram存儲單元電連接。簡單地說，本發(fā)明所提供的半導體布局結構更可使得6t-sram的產(chǎn)品設計更加有彈性，故更有利于6t-sram的制作工藝穩(wěn)定。

綜上所述，本發(fā)明所提供的半導體布局結構主要是將vcc線、vss線與第一信號線都包含長條狀形狀，且以“vcc-vss-第一信號線-vss-vcc”的設計排列設置，是以高/低電源電位線以及信號線之間的間距可因上述設計而得以相同。而具有相同間距的線路圖案可簡化多重圖案化方法的圖案設計，故本發(fā)明所提供的半導體布局結構享有降低制作工藝復雜度以及減少制作成本等優(yōu)點。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。