本發(fā)明實施例涉及具有嵌入式EFS3以及FINFET器件的結構。

背景技術：

閃存存儲器是可電擦除和重新編程的電子非易失性計算機存儲介質。它廣泛用于各種電子器件和設備(例如，消費性電子產(chǎn)品、汽車等)。閃存存儲器單元的常用類型包括堆疊式柵極存儲器單元和分裂-柵極存儲器單元。分裂-柵極存儲器單元具有若干優(yōu)于堆疊式柵極存儲器單元的優(yōu)點，例如更低的功率消耗、更高的注入效率、不易受短溝道效應影響以及更大的擦除免疫性。

技術實現(xiàn)要素：

根據(jù)本發(fā)明的一些實施例，提供了一種集成芯片，包括：邏輯區(qū)，包括從半導體襯底向外突出的多個第一半導體材料的鰭；柵電極，橫跨所述多個第一半導體材料的鰭；嵌入式閃存存儲器區(qū)，沿著第一方向與所述邏輯區(qū)橫向隔開，并且包括從所述半導體襯底向外突出的多個第二半導體材料的鰭；以及多個嵌入式閃存存儲器單元，布置在所述多個第二半導體材料的鰭上。

在上述集成芯片中，還包括：介電材料，布置在所述半導體襯底上方，并且橫向地位于所述多個第一半導體材料的鰭和所述多個第二半導體材料的鰭之間的位置。

在上述集成芯片中，所述多個嵌入式閃存存儲器單元分別包括：浮置柵極，設置在所述多個第二半導體材料的鰭之一的上方；控制柵極，通過控制柵極電介質與所述浮置柵極垂直分離；選擇柵極，沿著所述控制柵極的第一側布置并且通過側壁介電層與所述控制柵極和所述浮置柵極分離；以及擦除柵極，沿著所述控制柵極的第二側布置并且通過所述側壁介電層與所述控制柵極和所述浮置柵極分離。

在上述集成芯片中，還包括：柵極介電層，垂直布置在所述浮置柵極和所述多個第二半導體材料的鰭之一之間。

在上述集成芯片中，所述浮置柵極具有側壁，所述側壁與所述多個第二半導體材料的鰭之一的側壁基本對齊。

在上述集成芯片中，所述浮置柵極垂直地位于所述多個第一半導體材料的鰭的上表面的上面并且從所述多個第一半導體材料的鰭的上表面橫向偏移。

在上述集成芯片中，所述控制柵極在所述第一方向上在多于一個的所述多個第二半導體材料的鰭上方延伸。

在上述集成芯片中，還包括：硬掩模層，布置在所述柵電極上方并且具有與所述選擇柵極的上表面基本對齊的上表面。

在上述集成芯片中，所述柵電極的上表面位于所述控制柵極的上表面之下。

在上述集成芯片中，所述多個第一半導體材料的鰭的上表面與所述多個第二半導體材料的鰭的上表面垂直對齊。

在上述集成芯片中，所述多個第一半導體材料的鰭在所述第一方向上具有第一寬度并且所述多個第二半導體材料的鰭在所述第一方向上具有大于所述第一寬度的第二寬度。

在上述集成芯片中，所述多個第一半導體材料的鰭以第一節(jié)距布置在第一方向上并且所述多個第二半導體材料的鰭以大于所述第一節(jié)距的第二節(jié)距布置在所述第一方向上。

根據(jù)本發(fā)明的另一些實施例，還提供了一種集成芯片，包括：多個第一半導體材料的鰭，從半導體襯底向外突出；柵電極，布置在所述多個第一半導體材料的鰭的側壁上方并且沿著所述多個第一半導體材料的鰭的側壁；多個第二半導體材料的鰭，從所述半導體襯底向外延伸，并且通過介電材料在第一方向上與所述多個第一半導體材料的鰭橫向分離；以及多個浮置柵極，通過柵極介電層與所述多個第二半導體材料的鰭垂直分離；控制柵極，通過控制柵極電介質與所述多個浮置柵極垂直分離；選擇柵極，通過側壁介電層沿著垂直于所述第一方向的第二方向與所述控制柵極的第一側分離；以及擦除柵極，通過所述側壁介電層沿著所述第二方向與所述控制柵極的第二側分離。

在上述集成芯片中，所述多個浮置柵極具有側壁，所述側壁與所述多個第二半導體材料的鰭的側壁基本對齊。

在上述集成芯片中，所述控制柵極在第一方向上在多于一個的所述多個第二半導體材料的鰭上方延伸。

在上述集成芯片中，所述多個第一半導體材料的鰭在所述第一方向上具有第一寬度并且所述多個第二半導體材料的鰭在第一方向上具有大于所述第一寬度的第二寬度。

在上述集成芯片中，所述多個第一半導體材料的鰭以第一節(jié)距布置在第一方向上并且所述多個第二半導體材料的鰭以大于所述第一節(jié)距的第二節(jié)距布置在所述第一方向上。

在上述集成芯片中，所述多個第一半導體材料的鰭的上表面與所述多個第二半導體材料的鰭的上表面基本對齊。

根據(jù)本發(fā)明的又一些實施例，還提供了一種形成集成芯片的方法，包括：將半導體襯底圖案化以同時形成從所述半導體襯底突出的多個第一半導體材料的鰭以及從所述半導體襯底突出的多個第二半導體材料的鰭，其中，所述多個第一半導體材料的鰭與所述多個第二半導體材料的鰭橫向分離；在所述多個第一半導體材料的鰭的側壁上方并且沿著所述多個第一半導體材料的鰭的側壁形成柵電極；以及在所述多個第二半導體材料的鰭上形成嵌入式閃存存儲器單元。

在上述方法中，還包括：在所述多個第一半導體材料的鰭和所述多個第二半導體材料的鰭之間形成介電材料。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A至圖1D示出具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的一些實施例。

圖2示出具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的一些實 施例的三維視圖。

圖3A至圖3C示出具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的一些額外的實施例。

圖4示出形成具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的方法的一些實施例的流程圖。

圖5-24示出顯示形成具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的方法的截面圖的一些實施例。

具體實施方式

以下公開內容提供了許多不同的實施例或實例以實現(xiàn)本發(fā)明的不同特征。下面將描述元件和布置的特定實例以簡化本發(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接觸方式形成的實施例，也可以包括額外的部件可以形成在第一和第二部件之間，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可以在各實施例中重復參考標號和/或字符。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。

在新興技術節(jié)點中，加工能力和基礎材料特征的限制使按比例縮小集成芯片組件越來越困難。因此，現(xiàn)代集成芯片包括許多部件，所述部件提供改進的性能而不使用傳統(tǒng)的按比例縮小的概念。例如，嵌入式存儲器(即，位于同一集成芯片管芯上作為邏輯功能的電子存儲器)在現(xiàn)代集成芯片中是常用的。通過在同一集成芯片管芯上設置邏輯功能作為存儲器功能，可降低互連距離，從而提高處理速度、寄生效應和其他方面的性能。與平面CMOS晶體管相比， FinFET(場效應晶體管)也提供了改進的性能。FinFET器件是具有導電溝道的三維結構，該三維結構包括在平面襯底之上突出的半導體材料的鰭作為三維結構。配置為控制導電溝道內的電荷載流子的流動的柵極結構包裹環(huán)繞半導體材料的鰭。

應當理解，將嵌入式閃存存儲器與包括FinFET器件的邏輯區(qū)集成有益于集成芯片性能。因此，本發(fā)明涉及具有FinFET器件和嵌入式閃存存儲器器件的集成芯片及其形成方法。在一些實施例中，集成芯片包括邏輯區(qū)和與邏輯區(qū)橫向隔開的存儲區(qū)。邏輯區(qū)包括從半導體襯底向外突出的多個第一半導體材料的鰭。柵電極布置在多個第一半導體材料的鰭上方。存儲區(qū)包括從半導體襯底向外延伸的多個第二半導體材料的鰭。嵌入式閃存存儲器單元布置在多個第二半導體材料的鰭上。由于產(chǎn)生的集成芯片結構包括FinFET器件和嵌入式閃存存儲器器件，因此它提供良好性能。此外，形成集成芯片的方法允許同時形成邏輯區(qū)和存儲區(qū)的一些部件(例如，選擇柵極和邏輯柵極)，同時使用掩模層以保持可不利地影響器件形成的其他層的獨立形成。

圖1A至圖1D示出具有FinFET(鰭場效應晶體管)器件和嵌入式閃存存儲器單元的集成芯片的截面圖100a-100d的一些實施例。

如截面圖100a所示，集成芯片包括半導體襯底102。半導體襯底102包括具有一個或多個FinFET器件104的邏輯區(qū)102a和具有一個或多個嵌入式閃存存儲器單元114的嵌入式閃存存儲器區(qū)102b。介電材料112布置在半導體襯底102上方，并處于橫向位于邏輯區(qū)102a和嵌入式閃存存儲器區(qū)102b之間的位置。

邏輯區(qū)102a包括從半導體襯底102向外突出的多個第一半導體材料的鰭106。多個第一半導體材料的鰭106通過介電材料112彼此隔開，所述介電材料電隔離多個第一半導體材料的鰭106。柵極結構109設置在半導體襯底102上方，并位于橫跨多個第一半導體材料的鰭106的位置。柵極結構109配置為控制多個第一半導體材料的鰭106內的電荷載流子的流動。在一些實施例中，柵極結構109可包括柵電極110和柵極介電層108，所述柵極介電層將柵電極110與多個第一半導體材料的鰭106隔開。

嵌入式閃存存儲器區(qū)102b包括從半導體襯底102向外延伸的多個第二半 導體材料的鰭116。所述多個第二半導體材料的鰭116通過介電材料112彼此橫向隔開，所述介電材料電隔離多個第二半導體材料的鰭116。柵極電介質118設置在多個第二半導體材料的鰭116的上表面上。浮置柵極120布置在柵極電介質118上方。浮置柵極120通過介電材料112彼此橫向隔開。控制柵極電介質122布置在浮置柵極120上?？刂茤艠O電介質122將浮置柵極120與上面的控制柵極124隔開。

圖1B示出沿著邏輯區(qū)102a的截面線B-B’截取的截面圖100a中所示的集成芯片的截面圖100b。

如截面圖100b所示，多個第一半導體材料的鰭106之一在源極區(qū)126和漏極區(qū)128之間延伸。柵電極110設置在半導體材料的鰭106上方并且沿著半導體材料的鰭的側壁延伸。柵電極110可包括位于多個第一半導體材料的鰭106上方的第二鰭。在一些實施例中，源極區(qū)126和漏極區(qū)128可包括設置在半導體材料的鰭106上的外延生長的結構。在FinFET器件的操作期間，將偏置電壓選擇性應用于柵電極110。來自偏置電壓的電勢導致在源極區(qū)126和漏極區(qū)128之間的第一半導體材料的鰭106內形成溝道區(qū)127。

圖1C示出沿著嵌入式閃存存儲器區(qū)102b的截面線C-C’截取的截面圖100a所示的集成芯片的截面圖100c。

如截面圖100c所示，共用源極區(qū)130位于單個第一漏極區(qū)132a和單個第二漏極區(qū)132b之間。沿著多個第二半導體材料的鰭116之一的上表面設置共用源極區(qū)130、單個第一漏極區(qū)132a和單個第二漏極區(qū)132b。溝道區(qū)131在共用源極區(qū)130和單個漏極區(qū)132之間延伸。柵極電介質118設置在半導體材料的鰭116的上表面上并位于溝道區(qū)131上方。

第一數(shù)據(jù)存儲區(qū)129a和第二數(shù)據(jù)存儲區(qū)129b分別包括設置在溝道區(qū)131上方的浮置柵極120。浮置柵極120配置為存儲與第一數(shù)據(jù)狀態(tài)(例如，‘1’或‘0’)有關的電荷。浮置柵極120通過控制柵極電介質122與上面的控制柵極124隔開。選擇柵極134設置在浮置柵極120的第一側上。位于共用源極區(qū)130上方的擦除柵極138設置在與第一側相對的浮置柵極120的第二側上。一個或多個側壁介電層136沿著擦除柵極138的側壁延伸并且將擦除柵極138與浮置柵極120以及與上面的控制柵極124隔開。

在操作期間，可將偏置電壓應用于選擇柵極134、控制柵極124和/或擦除柵極138以通過程序、讀和擦除操作將電荷載流子(例如，空穴或電子)轉移至浮置柵極120或從浮置柵極120轉移出電荷載流子(例如，空穴或電子)。例如，在程序操作期間，可將第一偏置電壓應用于選擇柵極134，同時將較大的第二偏置電壓應用于控制柵極124，從而誘導溝道區(qū)131中的導電溝道的形成。盡管應用偏置電壓條件，但將正電壓同時應用于共用源極區(qū)130和擦除柵極138以誘導電子從單個漏極區(qū)132流向共用源極區(qū)130?？刂茤艠O124上的高偏置電壓促進載流子從溝道區(qū)131朝向控制柵極124的隧道效應(Fowler-Nordheim tunneling)。由于載流子隧穿向控制柵極124，至少一些載流子被捕獲在浮置柵極120中。

圖1D示出沿著嵌入式閃存存儲器區(qū)102b的截面線D-D’截取的截面圖100a所示的集成芯片的截面圖100d。

如截面圖100d所示，單個第一漏極區(qū)132a和單個第二漏極區(qū)132b都設置在多個第二半導體材料的鰭116內。在一些實施例中，共用源極區(qū)130可位于半導體材料的鰭140內，所述半導體材料的鰭140從半導體襯底102向外突出并在多個第二半導體材料的鰭116之間延伸。在這種實施例中，共用源極區(qū)130沿著鰭延伸至單個第一和第二漏極區(qū)，132a和132b，之間的位置，以及多個第二半導體材料的鰭116的不同鰭之間的位置。

圖2示出具有邏輯區(qū)和嵌入式閃存存儲器區(qū)的集成芯片的一些實施例的三維視圖200。

如三維視圖200所示，集成芯片包括具有邏輯區(qū)102a的半導體襯底102，通過介電材料112沿著第一方向206將所述邏輯區(qū)102a與嵌入式閃存存儲器區(qū)102b橫向隔開。

邏輯區(qū)102a包括多個FinFET器件202a-202c。多個FinFET器件202a-202c分別包括半導體材料的鰭106和上面的柵電極110。半導體材料的鰭106沿著第二方向208從半導體襯底102向外延伸(在第三方向210上)。柵電極110布置在半導體材料的鰭106上方并且在垂直于第二方向208的第一方向206上延伸。通過柵極介電層(未示出)將柵電極110與半導體材料的鰭106分隔。

嵌入式閃存存儲器區(qū)102b包括多個分裂柵極閃存存儲器單元204a-204c。 多個分裂柵極閃存存儲器單元204a-204c各自布置在從半導體襯底102向外延伸的多個第二半導體材料的鰭116之一的上方。多個第二半導體材料的鰭116包括在第二方向208上與單個漏極區(qū)132分隔的共用源極區(qū)130。多個分裂柵極閃存存儲器單元204a-204c包括浮置柵極120a、控制柵極124a和選擇柵極134a。浮置柵極120a、控制柵極124a和選擇柵極134a在多個半導體材料的鰭116上方并且在第二方向208上延伸。在一些實施例中，選擇柵極134a可充當用于嵌入式閃存存儲器區(qū)102b的字線。

在一些實施例中，多個第一半導體材料的鰭106和多個第二半導體材料的鰭116可具有不同寬度。例如，多個第一半導體材料的鰭106在w₁的橫向方向上可具有第一寬度，而多個第二半導體材料的鰭在w₂的橫向方向上可具有第二寬度，所述第二寬度w₂大于第一寬度w₁。在一些額外的實施例中，可以以不同節(jié)距布置多個第一半導體材料的鰭106和多個第二半導體材料的鰭116。例如，可沿著第一節(jié)距p₁布置多個第一半導體材料的鰭106，并且可沿著大于所述第一節(jié)距p₁的第二節(jié)距p₂布置多個第二半導體材料的鰭116。

圖3A-3C示出了具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的截面圖300a-300c的一些額外的實施例。

如截面圖300a所示，集成芯片包括從半導體襯底102向外延伸的多個第一半導體材料的鰭106和多個第二半導體材料的鰭116。多個第一半導體材料的鰭106和多個第二半導體材料的鰭116通過包括氧化物的介電材料112隔開。在一些實施例中，半導體襯底102可包括諸如半導體晶圓和/或半導體晶圓上的一個或多個管芯的任何類型的半導體主體(例如，硅、硅-鍺、絕緣體上硅)以及任何其他類型的半導體和/或與其相關的外延層。在一些實施例中，例如，多個第一半導體材料的鰭106和多個第二半導體材料的鰭116可包括硅。在一些實施例中，多個第一半導體材料的鰭106的上表面與多個第二半導體材料的鰭116的上表面垂直對齊(沿著線301)。

在一些實施例中，邏輯區(qū)102a中的多個第一半導體材料的鰭106的相鄰鰭可通過殘鰭302連接，所述殘鰭302在多個第一半導體材料的鰭106的相鄰鰭之間延伸。殘鰭302是用于形成多個第一半導體材料的鰭106的三層圖案化工藝的殘余物并且具有位于柵極電介質108下方的上表面302a，使得殘鰭302 不與柵極結構109垂直相交。

柵極介電層108將多個第一半導體材料的鰭106與上面的柵電極110隔開。在各個實施例中，柵極介電層108可包括二氧化硅(例如，SiO₂)層或高-k介電層。在各個實施例中，柵電極110可包括多晶硅層或金屬柵極層(例如，鋁、氧化鋁等)。

在一些實施例中，可將硬掩模層304以位于柵電極110上方的位置布置在介電材料112內。硬掩模層304可具有與介電材料112的上表面垂直對齊的上表面。在一些實施例中，例如，硬掩模層304可包括氮化硅(SiN)層。在一些實施例中，掩模層306布置在硬掩模層304上方。掩模層306可具有鄰接硬掩模層304和介電材料112的下表面。

浮置柵極電介質118’布置在多個第二半導體材料的鰭116的上表面上。浮置柵極電介質118’將多個第二半導體材料的鰭116與上面的浮置柵極120隔開。通過介電材料112將浮置柵極電介質118’和浮置柵極120橫向隔開。在一些實施例中，浮置柵極電介質118’和浮置柵極120具有與多個第二半導體材料的鰭116基本對齊的側壁。在一些實施例中，浮置柵極電介質118’可包括氧化物層(例如，SiO₂、GeO₂、Ga₂O₃等)。在一些實施例中，浮置柵極120位于多個第一半導體材料的鰭106的上表面的垂直上方并且從多個第一半導體材料的鰭106的上表面橫向偏移。

控制柵極電介質122在多個浮置柵極120的上方橫向延伸。在一些實施例中，控制柵極電介質122鄰接多個浮置柵極120的上表面和介電材料112的上表面。控制柵極124設置在控制柵極電介質122上。在一些實施例中，控制柵極124的上表面垂直地位于柵電極110的上表面的上方。在一些實施例中，硅化物層308設置在控制柵極124的上表面上。在一些實施例中，硅化物層308可包括硅化鎳。

一個或多個層間介電(ILD)層310布置在介電材料112上方。在各個實施例中，一個或多個ILD層310可包括二氧化硅(SiO₂)、低-k介電材料或極低-k(ELK)介電材料。多個導電接觸件312和上面的金屬線層314布置在ILD層310內。在一些實施例中，例如，多個導電接觸件312可包括鎢。

圖3B示出沿著邏輯區(qū)102a的截面線B-B’截取的截面圖300b示出的集成 芯片的截面圖300b。

如截面圖300b所示，多個第一半導體材料的鰭106在源極區(qū)126和漏極區(qū)128之間延伸。在一些實施例中，源極區(qū)126和漏極區(qū)128可包括硅或硅化合物。例如，在各個實施例中，源極區(qū)126和漏極區(qū)128可包括含有磷酸硅(SiP)、鍺化硅(SiGe)、碳化硅(SiC)等的外延層。在一些實施例中，側壁間隔件(未示出)可位于柵電極110的相對側。

圖3C示出沿著嵌入式閃存存儲器區(qū)102b的截面線C-C’截取的截面圖300c所示的集成芯片的截面圖300c。

如截面圖300c所示，浮置柵極介電層118’位于浮置柵極120下方。浮置柵極介電層118’由位于共用源極區(qū)130上方的共用源極介電層316a和位于單個漏極區(qū)132上方的漏極介電層316b橫向包圍。共用源極介電層316a可具有比浮置柵極介電層118’下方和/或漏極介電層316b上方更大的厚度。在一些實施例中，共用源極介電層316a具有位于共用源極區(qū)130上方的圓形上表面和下表面。

硅化物層308布置在控制柵極124、選擇柵極134和擦除柵極138的上表面上。導電接觸件312布置在一個或多個ILD層310內并垂直延伸至控制柵極124、選擇柵極134和擦除柵極138上的硅化物層308。

圖4示出形成具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的方法400的一些實施例的流程圖。

盡管以一系列步驟或事件的形式在本文示出和描述公開的方法400，但應該理解，這種步驟或事件的示出的順序不應被解釋為限制性的。例如，一些步驟可以不同順序發(fā)生和/或與除了本文示出的和/或描述的那些之外的其他步驟或事件同時發(fā)生。此外，并不需要所有示出的步驟以實施本文描述的一個或多個方面或實施例。此外，可在一個或多個單獨的步驟和/或階段中實施一個或多個本文描述的步驟。

在402處，將半導體襯底圖案化以同時形成邏輯區(qū)中的多個第一半導體材料的鰭和與邏輯區(qū)橫向隔開的嵌入式閃存存儲器區(qū)中的多個第二半導體材料的鰭。

在404處，在多個第一半導體材料的鰭和多個第二半導體材料的鰭之間形 成介電材料。

在406處，在邏輯區(qū)上方形成第一掩模層。

在408處，在多個第二半導體材料的鰭上形成浮置柵極介電層和上面的浮置柵極。

在410處，在浮置柵極上方形成控制柵極電介質和控制柵極。

在412處，在嵌入式閃存存儲器區(qū)上方形成第二掩模層。

在414處，使多個第一半導體材料的鰭上方的介電材料凹進以形成柵電極凹槽。

在416處，與形成嵌入式閃存存儲器區(qū)內的擦除柵極和字線同時，形成位于柵電極凹槽中的犧牲柵電極。

在418處，在多個第一鰭(在邏輯區(qū)中)內以及在多個第二鰭(在嵌入式閃存存儲器區(qū)中)內形成源極和漏極區(qū)。

在420處，在一些實施例中，可在邏輯區(qū)和嵌入式閃存存儲器區(qū)之間形成邏輯密封。

在422處，在嵌入式閃存存儲器區(qū)上方形成第三掩模層。

在424處，使用金屬柵電極代替犧牲柵電極。

在426處，在邏輯區(qū)上方形成第四掩模層。

在428處，對嵌入式閃存存儲器區(qū)實施自對準硅化(salicidation)工藝。

在430處，形成層間介電(ILD)層以及位于ILD層內的金屬接觸件。

圖5至圖24示出顯示形成具有FinFET器件和嵌入式閃存存儲器單元的集成芯片的方法的截面圖的一些實施例。盡管關于方法400描述了圖5至圖24，但應該理解，圖5至圖24中公開的結構不局限于這類方法，相反可單獨代表獨立于所述方法的結構。

圖5至圖7示出相應于步驟402的集成芯片的截面圖500-800的一些實施例。

如圖5的截面圖500所示，在半導體襯底502上方形成多個犧牲層504-508。在各個實施例中，半導體襯底502可包括諸如半導體晶圓或位于晶圓上的一個或多個管芯的任何類型的半導體主體(例如，硅/CMOS塊、SiGe、SOI等)以及在所述襯底上形成和/或以其他方式與其相關的任何其他類型的半 導體和/或外延層。在一些實施例中，多個犧牲層504-508可包括含有氧化物層的第一犧牲層504、在第一犧牲層504上形成并且包含氮化硅層的第二犧牲層506以及在第二犧牲層506上形成并且包含第二氧化物層的第三犧牲層508。在一些實施例中，第一犧牲層504可具有比第三犧牲層508更小的厚度。可通過沉積技術(例如，物理氣相沉積、化學氣相沉積、等離子體增強CVD等)形成第一犧牲層504、第二犧牲層506和第三犧牲層508。

如圖6的截面圖600所示，在多個犧牲層504-508上方形成掩模層602。掩模層602限定第一和多個第二半導體材料的鰭的位置。在一些實施例中，掩模層602可包括光刻膠層。在一些實施例中，掩模層602可包括三層光刻膠層。在這種實施例中，可將掩模層602形成為圍繞犧牲圖案化層的側壁的橢圓形，所述掩模層具有在相鄰鰭之間的連接。可實施額外的端切蝕刻工藝以分離相鄰鰭。

如圖7的截面圖700a所示，將半導體襯底102選擇性地暴露于第一蝕刻劑702，所述第一蝕刻劑702配置為根據(jù)掩模層602選擇性蝕刻半導體襯底102以形成邏輯區(qū)102a中的多個第一半導體材料的鰭106和嵌入式閃存存儲器區(qū)102b中的多個第二半導體材料的鰭116。第一蝕刻劑還圖案化第一犧牲層以形成電介質704、第二犧牲層706和第三犧牲層708。在一些實施例中，第一蝕刻劑702可包括干蝕刻劑，并具有包括氟物種(例如，CF₄、CHF₃、C₄F₈等)的蝕刻化學物質。在一些實施例中，例如，蝕刻化學物質還可包括氧或氫。在其他實施例中，第一蝕刻劑702可包括濕蝕刻劑，所述濕蝕刻劑包括氫氟酸(HF)。

如圖7的頂視圖700b所示，多個第一半導體材料的鰭106和多個第二半導體材料的鰭116包括平行延伸的矩形結構。

圖8示出相應于步驟404的集成芯片的截面圖800的一些實施例。

如截面圖800所示，在多個第一半導體材料的鰭106和多個第二半導體材料的鰭116之間形成介電材料802。在形成介電材料802之后，可實施退火，隨后實施從介電材料802中去除過多的材料和去除第三犧牲層708的平坦化工藝(沿著線804)。在一些實施例中，可通過旋轉涂布工藝沉積介電材料802。在其他實施例中，可通過氣相沉積工藝(例如，化學氣相沉積(CVD)、物理氣 相沉積(PVD)、等離子體增強化學氣相沉積(PECVD)等)沉積介電材料802。

圖9-10示出相應于步驟406-408的集成芯片的截面圖900和1000的一些實施例。

如截面圖900所示，在邏輯區(qū)102a上方形成第一掩模層902。在一些實施例中，例如，第一掩模層902可包括光刻膠層或硬掩模層。在形成第一掩模層902之后，將工件的無掩模區(qū)暴露于第二蝕刻劑904。第二蝕刻劑904在第二犧牲層和介電材料802之間具有高選擇性，因此去除介電層和第二犧牲層(例如，圖8中的704和706)，在介電材料802內保留凹槽906。在各個實施例中，第二蝕刻劑904可包括干蝕刻劑(例如，具有包括氟的蝕刻化學物質)或包括磷酸(H₃PO₄)以及之后的氫氟酸(HF)的濕蝕刻劑以去除介電層704。

如截面圖1000所示，在介電材料802內的凹槽906內相繼形成浮置柵極氧化物118和浮置柵極層1002。通過介電材料802將浮置柵極層1002橫向分離。在一些實施例中，可通過沉積工藝形成浮置柵極層1002。

圖11示出相應于步驟410的集成芯片的截面圖的1100a和1100b的一些實施例。

如截面圖1100a-100b所示，在浮置柵極層1002上方形成控制柵極電介質122和控制柵極層1102。控制柵極電介質122在多個第二半導體材料的鰭116的多個鰭上方橫向延伸。在一些實施例中，可通過沉積工藝形成控制柵極電介質122和上面的控制柵極層1102，并隨后根據(jù)上面的硬掩模層1104進行圖案化?？裳刂刂茤艠O電介質122和控制柵極層1102的側壁在浮置柵極層1002上方形成第一側壁間隔件1106。在一些實施例中，第一側壁間隔件1106可包括氧化物-氮化物-氧化物夾層結構。

如截面圖1200a-1200b所示，可根據(jù)硬掩模層1104和第一側壁間隔件1106蝕刻浮置柵極層1002以形成浮置柵極120。在一些實施例中，在形成浮置柵極120之后，可在暴露區(qū)域中選擇性去除浮置柵極氧化物118。隨后，實施注入工藝1204以注入摻雜劑物種(例如，硼、磷等)至多個第二半導體材料的鰭116內從而形成共用源極區(qū)130。

在一些實施例中，可沿著浮置柵極120和控制柵極層1102的側面形成一個或多個額外的側壁介電層1202。隨后，可在共用源極區(qū)130上方形成共用 源極電介質316a并可在單個漏極區(qū)132上方形成漏極介電層316b。在一些實施例中，共用源極電介質316a可具有比浮置柵極氧化物118更大的厚度，并且可具有圓形上表面和下表面。在一些實施例中，可在同一工藝中將一個或多個額外的側壁介電層1202形成為共用源極電介質316a和/或漏極介電層316b。

圖13示出相應于步驟412的集成芯片的截面圖1300的一些實施例。

如截面圖1300所示，在嵌入式閃存存儲器區(qū)102b上方形成第二掩模層1302。在各個實施例中，例如，第二掩模層1302可包括光刻膠層或硬掩模層。在一些實施例中，第二掩模層1302可包括多晶硅掩模。

圖14示出相應于步驟414的集成芯片的截面圖1400的一些實施例。

如截面圖1400所示，將工件的無掩模區(qū)暴露于第三蝕刻劑1402。第三蝕刻劑1402在邏輯區(qū)102a中的介電材料112內選擇性形成柵電極凹槽1404。柵電極凹槽1404延伸至包圍多個第一半導體材料的鰭106的位置，使得多個第一半導體材料的鰭106從介電材料112內突出至柵電極凹槽1404內的位置。

圖15-16示出相應于步驟416的集成芯片的截面圖的一些實施例。

如圖15的截面圖1500a-1500b所示，在工件上方形成多晶硅層1502。在邏輯區(qū)102a內，多晶硅層1502延伸至柵電極凹槽1404中。在嵌入式閃存存儲器區(qū)102b內，多晶硅層1502在分裂柵極閃存存儲器單元的浮置柵極120之間延伸。

如圖16的截面圖1600a-1600b所示，實施平坦化工藝。平坦化工藝沿著平坦表面1606去除多晶硅層1602和硬掩模層1604的部分。在一些實施例中，平坦化工藝可包括化學機械拋光(CMP)工藝。在其他實施例中，平坦化工藝可包括蝕刻工藝。

圖17示出相應于步驟418的集成芯片的截面圖1700a-1700c的一些實施例。

如截面圖1700a-1700c所示，根據(jù)掩模層1704將多晶硅層的無掩模區(qū)暴露于第三蝕刻劑1702。第三蝕刻劑1402選擇性去除多晶硅層以限定犧牲柵電極1706、選擇柵極前體1708以及擦除柵極前體1710。

在第三蝕刻劑圖案化多晶硅層之后，可實施隨后的注入工藝。如截面圖1700b所示，注入可在位于嵌入式閃存存儲器區(qū)102b中的多個第二半導體材 料的鰭116內形成單個漏極區(qū)132a和132b。在一些實施例中，注入還可在邏輯區(qū)102a內形成用于FinFET器件的源極區(qū)126和漏極區(qū)128。在其他實施例中，可在用于形成源極區(qū)126和漏極區(qū)128的外延生長工藝期間摻雜源極區(qū)126和漏極區(qū)128。

圖18示出相應于步驟420的集成芯片的截面圖1800的一些實施例。

如截面圖1800所示，在邏輯區(qū)1102a和嵌入式閃存存儲器區(qū)102b之間形成密封劑1802。密封劑1802是配置為在隨后的金屬取代柵極工藝(例如，步驟424)中保持邏輯區(qū)102a和嵌入式閃存存儲器區(qū)102b之間的間隔的膜。在一些實施例中，密封劑可包括碳氮化硅(SiCN)。

圖19-21示出相應于步驟422-424的集成芯片的截面圖的一些實施例。

如圖19的截面圖1900a所示，在位于密封劑1802中的凹槽內形成介電層1902。隨后，沿著線1904實施平坦化工藝以去除介電層1902的過多的材料、密封劑1802以及去除硬掩模層(例如，圖18的1604)。如截面圖1900b所示(沿著嵌入式閃存存儲器區(qū)102b的截面線B-B’)，平坦化工藝去除選擇柵極前體1708和擦除柵極前體1710的部分以形成選擇柵極134和擦除柵極138。

如圖20的截面圖2000所示，在嵌入式閃存存儲器區(qū)102b上方形成第三掩模層2002。在各個實施例中，例如，第三掩模層2002可包括光刻膠層或硬掩模層。隨后，根據(jù)第三掩模層2002將蝕刻劑2004應用于工件。蝕刻劑2004去除在柵極腔體2006中產(chǎn)生的犧牲柵極材料。

如圖21的截面圖2100a-2100b所示，在柵極腔體2006內沉積柵極電介質2102和取代柵極材料2104。取代柵極材料2104填充柵極腔體2006。在一些實施例中，取代柵極材料2104可包括高-k和/或金屬柵極材料。例如，取代柵極材料2104可包括金屬柵極材料，所述金屬柵極材料包括諸如鋁(Al)、鉬(Mo)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)等的一種或多種金屬化合物?？赏ㄟ^諸如PVD、CVD、PECVD等的氣相沉積工藝沉積取代柵極材料2104。

如圖22的截面圖2200a-2200b所示，可在取代柵極材料2104上方形成硬掩模層304。硬掩模層304可包括氮化硅?？蓪⒔殡姴牧?12延伸至硬掩模層304周圍的位置，并且隨后可實施平坦化工藝(沿著線2002)以從工件去除過多的材料并且形成基本平坦表面。

圖23示出相應于步驟426-428的集成芯片的截面圖2300a和2300b的一些實施例。

如截面圖2300a-2300b所示，在嵌入式閃存存儲器區(qū)102b上方形成第四掩模層306。第四掩模層306可位于硬掩模層304和密封劑1802上方。然后，可實施自對準硅化(salicidation)工藝以在控制柵極124的上表面上以及選擇柵極134的上表面上形成硅化物層308。在一些實施例中，可通過在控制柵極124和選擇柵極134上沉積鎳層，和然后實施熱退火工藝(例如，快速熱退火)實施自對準硅化(salicidation)工藝以形成硅化鎳層。

圖24示出相應于步驟430的集成芯片的截面圖2400a-2400c的一些實施例。

如截面圖2400a-2400c所示，在工件上方形成一個或多個層間介電(ILD)層310。隨后，將ILD層310蝕刻以形成延伸通過一個或多個ILD層310的一個或多個開口。然后，將開口填充導電材料以形成導電接觸件312。

因此，本發(fā)明涉及具有FinFET器件和嵌入式閃存存儲器器件的集成芯片及其形成方法。

在一些實施例中，本發(fā)明涉及包括邏輯區(qū)的集成芯片(IC)，邏輯區(qū)包括從半導體襯底向外突出的多個第一半導體材料的鰭。IC還包括橫跨多個第一半導體材料的鰭的柵電極。IC還包括沿著第一方向與邏輯區(qū)橫向分離的嵌入式閃存存儲器區(qū)，并且包括從半導體襯底向外突出的多個第二半導體材料的鰭。IC還包括布置在多個第二半導體材料的鰭上的多個嵌入式閃存存儲器單元。

在其他實施例中，本發(fā)明涉及集成芯片(IC)，包括從半導體襯底向外突出的多個第一半導體材料的鰭，以及布置在多個第一半導體材料的鰭的側壁上方并且沿著多個第一半導體材料的鰭的側壁的柵電極。IC還包括從半導體襯底向外延伸的多個第二半導體材料的鰭，并且多個第二半導體材料的鰭通過介電材料在第一方向上與多個第一半導體材料的鰭橫向分離。IC還包括通過柵極介電層與多個第二半導體材料的鰭垂直分離的多個浮置柵極、通過控制柵極電介質與多個浮置柵極垂直分離的控制柵極、通過側壁介電層沿著垂直于第一方向的第二方向與控制柵極的第一側分離的選擇柵極以及通過側壁介電層沿著第二方向與控制柵極的第二側分離的擦除柵極。

仍在其他實施例中，本發(fā)明涉及形成集成芯片的方法。方法包括圖案化半導體襯底以同時形成從半導體襯底突出的多個第一半導體材料的鰭以及從半導體襯底突出的多個第二半導體材料的鰭，其中，多個第一半導體材料的鰭與多個第二半導體材料的鰭橫向分離。方法還包括在多個第一半導體材料的鰭的側壁上方并且沿著多個第一半導體材料的鰭的側壁形成柵電極。方法還包括在多個第二半導體材料的鰭上形成嵌入式閃存存儲器單元。

根據(jù)本發(fā)明的一些實施例，提供了一種集成芯片，包括：邏輯區(qū)，包括從半導體襯底向外突出的多個第一半導體材料的鰭；柵電極，橫跨所述多個第一半導體材料的鰭；嵌入式閃存存儲器區(qū)，沿著第一方向與所述邏輯區(qū)橫向隔開，并且包括從所述半導體襯底向外突出的多個第二半導體材料的鰭；以及多個嵌入式閃存存儲器單元，布置在所述多個第二半導體材料的鰭上。

在上述集成芯片中，還包括：介電材料，布置在所述半導體襯底上方，并且橫向地位于所述多個第一半導體材料的鰭和所述多個第二半導體材料的鰭之間的位置。

在上述集成芯片中，所述多個嵌入式閃存存儲器單元分別包括：浮置柵極，設置在所述多個第二半導體材料的鰭之一的上方；控制柵極，通過控制柵極電介質與所述浮置柵極垂直分離；選擇柵極，沿著所述控制柵極的第一側布置并且通過側壁介電層與所述控制柵極和所述浮置柵極分離；以及擦除柵極，沿著所述控制柵極的第二側布置并且通過所述側壁介電層與所述控制柵極和所述浮置柵極分離。

在上述集成芯片中，還包括：柵極介電層，垂直布置在所述浮置柵極和所述多個第二半導體材料的鰭之一之間。

在上述集成芯片中，所述浮置柵極具有側壁，所述側壁與所述多個第二半導體材料的鰭之一的側壁基本對齊。

在上述集成芯片中，所述浮置柵極垂直地位于所述多個第一半導體材料的鰭的上表面的上面并且從所述多個第一半導體材料的鰭的上表面橫向偏移。

在上述集成芯片中，所述控制柵極在所述第一方向上在多于一個的所述多個第二半導體材料的鰭上方延伸。

在上述集成芯片中，還包括：硬掩模層，布置在所述柵電極上方并且具有 與所述選擇柵極的上表面基本對齊的上表面。

在上述集成芯片中，所述柵電極的上表面位于所述控制柵極的上表面之下。

在上述集成芯片中，所述多個第一半導體材料的鰭的上表面與所述多個第二半導體材料的鰭的上表面垂直對齊。

在上述集成芯片中，所述多個第一半導體材料的鰭在所述第一方向上具有第一寬度并且所述多個第二半導體材料的鰭在所述第一方向上具有大于所述第一寬度的第二寬度。

在上述集成芯片中，所述多個第一半導體材料的鰭以第一節(jié)距布置在第一方向上并且所述多個第二半導體材料的鰭以大于所述第一節(jié)距的第二節(jié)距布置在所述第一方向上。

根據(jù)本發(fā)明的另一些實施例，還提供了一種集成芯片，包括：多個第一半導體材料的鰭，從半導體襯底向外突出；柵電極，布置在所述多個第一半導體材料的鰭的側壁上方并且沿著所述多個第一半導體材料的鰭的側壁；多個第二半導體材料的鰭，從所述半導體襯底向外延伸，并且通過介電材料在第一方向上與所述多個第一半導體材料的鰭橫向分離；以及多個浮置柵極，通過柵極介電層與所述多個第二半導體材料的鰭垂直分離；控制柵極，通過控制柵極電介質與所述多個浮置柵極垂直分離；選擇柵極，通過側壁介電層沿著垂直于所述第一方向的第二方向與所述控制柵極的第一側分離；以及擦除柵極，通過所述側壁介電層沿著所述第二方向與所述控制柵極的第二側分離。

在上述集成芯片中，所述多個浮置柵極具有側壁，所述側壁與所述多個第二半導體材料的鰭的側壁基本對齊。

在上述集成芯片中，所述控制柵極在第一方向上在多于一個的所述多個第二半導體材料的鰭上方延伸。

在上述集成芯片中，所述多個第一半導體材料的鰭在所述第一方向上具有第一寬度并且所述多個第二半導體材料的鰭在第一方向上具有大于所述第一寬度的第二寬度。

在上述集成芯片中，所述多個第一半導體材料的鰭以第一節(jié)距布置在第一方向上并且所述多個第二半導體材料的鰭以大于所述第一節(jié)距的第二節(jié)距布 置在所述第一方向上。

在上述集成芯片中，所述多個第一半導體材料的鰭的上表面與所述多個第二半導體材料的鰭的上表面基本對齊。

根據(jù)本發(fā)明的又一些實施例，還提供了一種形成集成芯片的方法，包括：將半導體襯底圖案化以同時形成從所述半導體襯底突出的多個第一半導體材料的鰭以及從所述半導體襯底突出的多個第二半導體材料的鰭，其中，所述多個第一半導體材料的鰭與所述多個第二半導體材料的鰭橫向分離；在所述多個第一半導體材料的鰭的側壁上方并且沿著所述多個第一半導體材料的鰭的側壁形成柵電極；以及在所述多個第二半導體材料的鰭上形成嵌入式閃存存儲器單元。

在上述方法中，還包括：在所述多個第一半導體材料的鰭和所述多個第二半導體材料的鰭之間形成介電材料。

上面論述了若干實施例的部件，使得本領域技術人員可以更好地理解本發(fā)明的各個方面。本領域技術人員應該理解，他們可以很容易地使用本發(fā)明作為基礎來設計或更改其他用于達到與本文所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)點的工藝和結構。本領域技術人員也應該意識到，這些等效結構并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。