本發(fā)明總體涉及半導(dǎo)體領(lǐng)域，更具體地，涉及半導(dǎo)體器件、相關(guān)的制造方法及其包括該半導(dǎo)體器件的Gilbert單元混頻器。

背景技術(shù)：

隨著半導(dǎo)體工業(yè)已經(jīng)進入到納米技術(shù)工藝節(jié)點以追求更高的器件密度、更高的性能和更低的成本，來自制造和設(shè)計問題的挑戰(zhàn)已經(jīng)導(dǎo)致了諸如鰭式場效應(yīng)晶體管(FinFET)的三維設(shè)計的發(fā)展。FinFET器件通常包括具有高縱橫比的半導(dǎo)體鰭并且在其中形成半導(dǎo)體晶體管器件的溝道和源極/漏極區(qū)。利用溝道和源極/漏極區(qū)的增大的表面面積的優(yōu)勢，沿著鰭結(jié)構(gòu)的側(cè)面并且在鰭結(jié)構(gòu)的側(cè)面上方(如，包裹)形成柵極，以產(chǎn)生更快、更可靠和更好控制的半導(dǎo)體晶體管器件。在一些器件中，例如，F(xiàn)inFET的源極/漏極(S/D)部分中的應(yīng)變材料使用硅鍺(SiGe)、磷化硅(SiP)或碳化硅(SiC)，這可以用于增強載流子遷移率。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個方面，提供了一種用于制造半導(dǎo)體器件的方法，包括：在襯底上方形成在第一方向上延伸的一個或多個鰭部；其中，所述一個或多個鰭部包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域兩側(cè)且沿著所述第一方向的第二區(qū)域；將摻雜劑注入所述鰭部的第一區(qū)域，但是未注入所述第二區(qū)域；在所述鰭部的第一區(qū)域上方形成柵極結(jié)構(gòu)；以及在所述鰭部的第二區(qū)域上形成源極/漏極。

優(yōu)選地，所述摻雜劑是選自由磷、砷和銻組成的組中的N型摻雜劑。

優(yōu)選地，所述摻雜劑是選自由硼、BF₂、鋁和鎵組成的組中的P型摻雜劑。

優(yōu)選地，所述第一區(qū)域中的摻雜劑的濃度為約1.5×10¹⁶原子cm^-3至2.0×10²⁰原子cm^-3。

優(yōu)選地，所述第一區(qū)域中的摻雜劑的濃度為大約1×10¹⁸原子cm^-3至2×10¹⁸原子cm^-3。

優(yōu)選地，該方法還包括：在所述鰭部上方形成抗蝕劑層；以及在注入所述摻雜劑之前，在所述抗蝕劑層中形成開口以暴露所述鰭部的第一區(qū)域。

優(yōu)選地，該方法還包括：在注入所述摻雜劑之后，去除所述抗蝕劑層。

根據(jù)本發(fā)明的一個方面，提供了一種半導(dǎo)體器件，包括：一個或多個鰭部，位于襯底上方并且在第一方向上延伸；其中，所述一個或多個鰭部包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域兩側(cè)且沿著所述第一方向的第二區(qū)域，并且所述鰭部的第一區(qū)域包括濃度為大約1.5×10¹⁶原子cm^-3至2.0×10²⁰原子cm^-3的摻雜劑；柵極結(jié)構(gòu)，位于所述鰭部的第一區(qū)域上方；以及源極/漏極，形成在所述鰭部的第二區(qū)域上。

優(yōu)選地，所述摻雜劑是選自由磷、砷和銻組成的組中的N型摻雜劑。

優(yōu)選地，所述摻雜劑是選自由硼、BF₂、鋁和鎵組成的組中的P型摻雜劑。

優(yōu)選地，所述第一區(qū)域中的摻雜劑的濃度為大約1.7×10¹⁷原子cm^-3至1.7×10¹⁹原子cm^-3。

優(yōu)選地，所述第一區(qū)域中的摻雜劑的濃度為大約1×10¹⁸原子cm^-3至2×10¹⁸原子cm^-3。

優(yōu)選地，N型摻雜劑位于所述鰭部的中心區(qū)域處，并且距所述鰭部的頂部大約15nm至20nm以及在厚度方向上距沿著所述鰭部的所述第一方向延伸的側(cè)壁3nm至7nm。

優(yōu)選地，該半導(dǎo)體器件還包括：多個鰭部；以及隔離絕緣層，形成在鄰近的鰭部之間。

優(yōu)選地，該半導(dǎo)體器件具有位于源極與漏極區(qū)域之間的為大約7nm至大約16nm的柵極長度。

優(yōu)選地，所述柵極結(jié)構(gòu)包括高k柵極介電層和金屬柵電極。

優(yōu)選地，所述源極/漏極區(qū)域是凸起的源極/漏極區(qū)域。

根據(jù)本發(fā)明的又一方面，提供了一種Gilbert單元混頻器包括：多個晶體管，彼此電連接，其中，所述多個晶體管中的至少一個包括：一個或多個鰭部，位于襯底上方并且在第一方向上延伸；其中，所述一個或多個鰭部包括沿著所述第一方向的第一區(qū)域和位于所述第一區(qū)域兩側(cè)且沿著所述第一方向的第二區(qū)域，并且所述鰭部的第一區(qū)域包括濃度為大約1.5×10¹⁶原子cm^-3至2.0×10²⁰原子cm^-3的摻雜劑；柵極結(jié)構(gòu)，位于所述鰭部的第一區(qū)域上方；以及源極/漏極，形成在所述鰭部的第二區(qū)域上。

優(yōu)選地，所述摻雜劑位于所述鰭部的中心區(qū)域處，并且距所述鰭部的頂部大約15nm至20nm以及在厚度方向上距沿著所述鰭部的所述第一方向延伸的側(cè)壁3nm至7nm。優(yōu)選地，所述摻雜劑是選自由磷、砷和銻組成的組中的N型摻雜劑。

附圖說明

當(dāng)結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的各個方面。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標(biāo)準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據(jù)本發(fā)明的實施例的用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性工藝流程圖。

圖2至圖16示出了根據(jù)本發(fā)明的實施例的用于制造半導(dǎo)體器件的示例性方法和半導(dǎo)體器件。

圖17示出了根據(jù)本發(fā)明的實施例的混頻電路。

圖18示出了根據(jù)本發(fā)明的實施例的包括混頻電路的裝置。

圖19A至圖19D是示出了根據(jù)本發(fā)明的包括FinFET的器件的柵極電壓與漏極電流之間關(guān)系的示圖。

圖20是根據(jù)本發(fā)明的包括FinFET的器件的線性度(linearity)的示圖。

具體實施方式

應(yīng)當(dāng)理解，以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不 同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅是實例并且不意欲限制本發(fā)明。例如，元件的尺寸不限制于公開的范圍或數(shù)值，但是可以取決于工藝條件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成附加的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。為了簡化和清楚，可以以不同的尺寸任意地繪制各個部件。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空間關(guān)系術(shù)語，以描述如圖中所示的一個元件或部件與另一元件或部件的關(guān)系。除了圖中所示的方位外，空間關(guān)系術(shù)語旨在包括器件在使用或操作過程中的不同方位。器件可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并因此對本文中所使用的空間相對位置描述符進行同樣的解釋。另外，術(shù)語“由…制成”可以意為“包括”或者“由…組成”。

FinFET器件具有比塊狀CMOS器件更大的閃噪。模擬/RF電路要求較低的噪聲和較高線性度的MOS器件。

得益于本發(fā)明的一個或多個實施例的器件的實例是半導(dǎo)體器件。例如，這樣的一個器件是FinFET器件。例如，F(xiàn)inFET器件可以是包括P型金屬氧化物半導(dǎo)體(PMOS)FinFET器件和N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件的互補金屬氧化物半導(dǎo)體(CMOS)器件。特別地，Gilbert單元混頻器可以得益于本發(fā)明。以下公開內(nèi)容將包括FinFET實例來說明本應(yīng)用的各個實施例。然而，應(yīng)該理解，除了特別聲明外，本申請不應(yīng)限制于特定類型的器件。

圖1示出了根據(jù)本發(fā)明的實施例的用于制造具有鰭結(jié)構(gòu)的半導(dǎo)體FET器件(FinFET)的示例性方法。示例性方法100包括在襯底上方形成一個或多個鰭部的操作102和將摻雜劑注入一個或多個鰭部的操作104。在注入操作之后，執(zhí)行在一個或多個鰭部上方形成柵極結(jié)構(gòu)的操作106。在操作108中，源極/漏極形成在一個或多個鰭部上且分別位于柵極結(jié)構(gòu)的兩側(cè)。

如圖2所示，根據(jù)一個實施例，為了制造一個或多個鰭部，在襯底12 上方形成掩模層14。例如，通過熱氧化工藝和/或化學(xué)汽相沉積(CVD)工藝形成掩模層14。例如，襯底12是具有在大約1×10¹⁵原子cm^-3至大約2×10¹⁵原子cm^-3的范圍內(nèi)的雜質(zhì)濃度的p型硅襯底。在其他的實施例中，襯底12是具有在大約1×10¹⁵原子cm^-3至大約2×10¹⁵原子cm^-3的范圍內(nèi)的雜質(zhì)濃度的n型硅襯底。例如，在一些實施例中，掩模層14包括墊氧(如，氧化硅)層16和氮化硅掩模層18。

可選地，襯底12可以包括：其他元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括諸如SiC和SiGe的IV-IV族化合物半導(dǎo)體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半導(dǎo)體；或它們的組合。在一個實施例中，襯底12是SOI(絕緣體上硅)襯底中的硅層。當(dāng)使用SOI襯底時，鰭部可以從SOI襯底的硅層處突出或可以從SOI襯底的絕緣層處突出。在后者的情況下，SOI襯底的硅層用于形成鰭部。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底12。襯底12可以包括已適當(dāng)?shù)負诫s有雜質(zhì)(例如，具有p型或n型導(dǎo)電性)的各種區(qū)域。

可以通過使用熱氧化或CVD工藝形成墊氧層16?？梢酝ㄟ^CVD、等離子體增強的化學(xué)汽相沉積(PECVD)、常壓化學(xué)汽相沉積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層沉積(ALD)、物理汽相沉積(PVD)(諸如濺射方法)和/或其他工藝形成氮化硅掩模層18。

在一些實施例中，墊氧層16的厚度在大約2nm至大約15nm的范圍內(nèi)，并且氮化硅掩模層18的厚度在大約2nm至大約50nm的范圍內(nèi)。還在掩模層14上方形成掩模圖案20。例如，掩模圖案20是通過光刻操作形成的抗蝕劑圖案。

通過將掩模圖案20用作蝕刻掩模，形成包括墊氧層16和氮化硅掩模層18的硬掩模圖案。在一些實施例中，硬掩模圖案的寬度在約5nm至約40nm的范圍內(nèi)。在特定實施例中，硬掩模圖案的寬度在大約7nm至大約12nm的范圍內(nèi)。

如圖3所示，通過將硬掩模圖案用作蝕刻掩模，通過使用干蝕刻方法 和/或濕蝕刻方法以形成溝槽26的溝槽蝕刻而將襯底12圖案化為多個鰭部24。鰭部24的高度在大約20nm至大約300nm的范圍內(nèi)。在特定實施例中，該高度在大約30nm至大約60nm的范圍內(nèi)。當(dāng)鰭部24的高度不統(tǒng)一時，距離襯底的高度可以從對應(yīng)于鰭部24的平均高度的平面處測起。每一個鰭部24的寬度都在大約7nm至大約15nm的范圍內(nèi)。

在該實施例中，塊狀硅晶圓用作襯底12。然而，在一些實施例中，其他類型的襯底可用作襯底12。例如，絕緣體上硅(SOI)晶圓可用作起始材料，并且SOI晶圓的絕緣層構(gòu)成襯底12，而SOI晶圓的硅層用于鰭部24。

如圖3所示，在襯底12上方設(shè)置八個鰭部24。然而，鰭部的數(shù)量不限于八個?？梢灾挥幸粋€鰭部或八個以上的鰭部。另外，可以鄰近鰭部的側(cè)面設(shè)置一個或多個偽鰭部以在圖案化工藝中改進圖案保真度。在一些實施例中，每一個鰭部24的寬度都在大約5nm至大約40nm的范圍內(nèi)，并且在特定實施例中，可以在大約7nm至大約15nm的范圍內(nèi)。在一些實施例中，鄰近的鰭部之間的溝槽26的寬度在大約5nm至大約80nm的范圍內(nèi)，而在其他的實施例中，可以在大約7nm至大約15nm的范圍內(nèi)。然而，本領(lǐng)域的技術(shù)人員將理解，說明書通篇所列的尺寸和值僅是示例性的，并且可以改變以適合于不同規(guī)模的集成電路。

在某些實施例中，F(xiàn)inFET器件是P型FinFET。然而，在其他實施例中，取決于用于源極/漏極和溝道的摻雜劑類型，器件是N型FinFET。

如圖4所示，在形成鰭部24之后，在鰭部24之間的溝槽26中以及在鰭部24上方形成隔離絕緣層22，從而使得鰭部24掩埋在隔離絕緣層22中。隔離絕緣層22還稱為淺溝槽絕緣層(STI)。

隔離絕緣層22包括通過LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動CVD而形成的一個或多個絕緣材料層(諸如，氧化硅、氮氧化硅或氮化硅)。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。正如它們的名字所表明的，可流動介電材料在沉積期間可以“流動”以填充具有高縱橫比的間隙或空間。通常，將各種化學(xué)物質(zhì)添加至含硅前體以允許沉積的膜流動。在一些實施例中，添加氮氫鍵合物?？闪鲃咏殡娗绑w的實例，特別是可流動氧化硅前體的實例包括硅酸鹽、硅氧烷、甲基倍半硅 氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或諸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多次操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，對可流動膜進行固化然后進行退火以去除非期望的元素以形成氧化硅。當(dāng)去除非期望的元素后，可流動膜變得致密和收縮。在一些實施例中，進行多次退火工藝。不止一次地對可流動膜進行固化和退火?？闪鲃幽た蓳接信鸷?或磷。在一些實施例中，可通過SOG、SiO、SiON、SiOCN和/或氟摻雜的硅酸鹽玻璃(FSG)的一層或多層來形成隔離絕緣層22。

執(zhí)行平坦化操作以去除隔離絕緣層22的一部分。如圖5所示，平坦化操作可以包括化學(xué)機械拋光(CMP)和/或回蝕刻工藝。

如圖6所示，可以去除掩模層14，并且還去除隔離絕緣層22的上部，從而暴露鰭部24的溝道區(qū)域(上部)。

在某些實施例中，可以使用合適的蝕刻工藝來執(zhí)行掩模層14的去除和部分地去除隔離絕緣層22。例如，可以通過濕蝕刻工藝(諸如將襯底浸入氫氟酸(HF)或磷酸(H₃PO₄))去除掩模層14。另一方面，可以使用干蝕刻工藝來執(zhí)行部分地去除隔離絕緣層22。例如，可以使用將CHF₃或BF₃作為蝕刻氣體的干蝕刻工藝。

圖7示出了器件10的等軸視圖，其中鰭部24從隔離絕緣層22處暴露。為了簡化本發(fā)明，圖7中僅示出了三個鰭部。鰭部24的暴露部分包括兩個區(qū)域。位于鰭部24的中心部分的第一區(qū)域36是將要形成柵極結(jié)構(gòu)的區(qū)域，并且位于鰭部24的周邊部分的第二區(qū)域38是將要形成源極/漏極區(qū)域的區(qū)域。

圖8示出了沿著圖7的線A-A截取的截面圖。如圖9A所示，在鰭部24上方形成諸如光刻膠的抗蝕劑層44。通過將抗蝕劑層44暴露于光化輻射然后顯影以形成暴露鰭部24的頂部的開口54來圖案化抗蝕劑層44。在鰭部24的第一區(qū)域36上方形成開口54，并且由抗蝕劑44覆蓋鰭部24的第二區(qū)域38。圖9B示出了具有開口54的抗蝕劑層44的俯視圖。

如圖10所示，使用圖案化的抗蝕劑層44作為掩模，通過離子注入將N型摻雜劑46注入鰭部24。掩蔽鰭部24，從而使得N型摻雜劑注入至鰭 部的第一區(qū)域36，這將成為FinFET的溝道。在某些實施例中，以介于約1KeV至約100KeV的能量注入摻雜劑。

在某些實施例中，摻雜劑46是選自由磷、砷或銻組成的組中的N型摻雜劑。具體地，在特定實施例中，N型摻雜劑可以是P。在其他實施例中，摻雜劑46是選自由硼、BF₂、Al和Ga組成的組中的P型摻雜劑。第一區(qū)域36中注入的N型摻雜劑46的濃度為大約1.5×10¹⁶至2.0×10²⁰原子cm^-3。在特定實施例中，第一區(qū)域36中的N型摻雜劑46的濃度為大約1.7×10¹⁷至1.7×10¹⁹原子cm^-3。第一區(qū)域36中的N型摻雜劑46的濃度為大約1×10¹⁸至2×10¹⁸原子cm^-3。如圖11所示，注入的N型摻雜劑46可以形成摻雜區(qū)域48，該摻雜區(qū)域位于鰭部的中心區(qū)域，且在高度H方向上距離鰭部24的頂部大約15nm至20nm以及在厚度W方向上距鰭部24的側(cè)壁3nm至7nm。摻雜區(qū)域48形成掩埋溝道。

對于圖12，其是與沿著圖7的線B-B的截面圖對應(yīng)的示圖，示出了掩埋溝道摻雜區(qū)域48。隨后將在掩埋溝道摻雜區(qū)域48上方形成柵電極結(jié)構(gòu)，并且將在位于第一區(qū)域36兩側(cè)的第二區(qū)域38上方形成源極/漏極區(qū)域。溝道長度L對應(yīng)于第一區(qū)域36的長度。在一些實施例中，溝道長度L可以在從大約7nm至大約16nm的范圍內(nèi)。溝道長度L也對應(yīng)于隨后形成的晶體管的柵極長度。

如圖13所示，隨后在鰭部的第一區(qū)域36上方形成柵極結(jié)構(gòu)28。柵極結(jié)構(gòu)形成工藝可以包括以下操作：沉積柵極介電層32；沉積柵電極30；圖案化柵電極；輕摻雜漏極(LDD)注入；以及退火。隨后在柵極結(jié)構(gòu)28上形成側(cè)壁間隔件34，并且執(zhí)行對源極/漏極的注入和退火。圖14對應(yīng)于沿著圖13的線a-a截取的截面圖，示出了鰭部24和柵電極結(jié)構(gòu)28的布置。

在某些實施例中，可使用前柵方法或后柵方法來制造FinFET。在使用高k介電質(zhì)和金屬柵極(HK/MG)的實施例中，應(yīng)用后柵方法以形成柵電極。在后柵方法中，形成偽柵極，在高溫退火之后的操作中將偽柵極隨后去除，然后形成高k介電質(zhì)和金屬柵極(HK/MG)。

根據(jù)本發(fā)明的實施例，高k柵極介電層32可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁 (HfO₂-Al₂O₃)、其他合適的高k介電材料和/或它們的組合。金屬柵極材料可以包括以下材料的一層或多層：Ti、TiN、鈦-鋁合金、Al、AlN、Ta、TaN、TaC、TaCN、TaSi等。

柵極介電質(zhì)32可包括氧化硅、氮化硅、氮氧化硅、高k介電材料、其他適合的介電材料和/或它們的組合的一層或多層。在特定實施例中，柵電極30由多晶硅形成并且可以包括形成在柵電極上方的硬掩模。硬掩?？梢杂珊线m的硬掩模材料制成，包括SiO₂、SiN或SiCN。在一些實施例中，柵極介電層的厚度在大約5nm至大約20nm的范圍內(nèi)，而在其他的實施例中，該厚度在大約5nm至大約10nm的范圍內(nèi)。柵電極結(jié)構(gòu)可以包括附加的層，諸如界面層、覆蓋層、擴散/阻擋層、介電層、導(dǎo)電層、其他合適的層或它們的組合。除了多晶硅之外，在一些實施例中，柵電極30包括任何其他合適的材料的一層或多層，諸如鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料或它們的組合。在一些實施例中，柵電極層的厚度在大約50nm至大約400nm的范圍內(nèi)，并且該厚度可以在大約100nm至大約200nm的范圍內(nèi)。

在一些實施例中，側(cè)壁間隔件34用于偏移隨后形成的摻雜區(qū)域，諸如源極/漏極區(qū)域。側(cè)壁間隔件34還可以用于設(shè)計或改變源極/漏極區(qū)域(結(jié))分布?？梢酝ㄟ^合適的沉積和蝕刻技術(shù)形成側(cè)壁間隔件34，并且側(cè)壁間隔件34可以包括氮化硅、碳化硅、氮氧化硅、其他合適的材料或它們的組合。

可以通過CVD、PVD、ALD或其他合適的技術(shù)形成側(cè)壁絕緣材料的毯式層。然后，對側(cè)壁絕緣材料執(zhí)行各向異性蝕刻以在柵極結(jié)構(gòu)的兩個主側(cè)上形成一對側(cè)壁絕緣層(間隔件34)。在一些實施例中，側(cè)壁絕緣層34的厚度在大約5nm至大約30nm的范圍內(nèi)，并且在其他的實施例中，該厚度在大約10nm至大約20nm的范圍內(nèi)。如圖13所示，可以不在鰭部的將要成為源極和漏極的區(qū)域上方形成側(cè)壁絕緣層。

如圖15所示，隨后蝕刻鰭部的未被柵極結(jié)構(gòu)28覆蓋的第二區(qū)域38，以去除鰭部的位于STI區(qū)域22上面的部分?？梢允褂煤线m的光刻和蝕刻技術(shù)來去除鰭部的第二區(qū)域38。

如圖16所示，在特定的實施例中，隨后在鰭部24的蝕刻部分上方形成凸起的源極/漏極區(qū)域40，從而提供FinFET半導(dǎo)體器件10?？梢酝ㄟ^一個或多個外延或外延(epi)工藝形成凸起的源極/漏極區(qū)域，從而Si部件、SiC部件、SiGe部件、SiP部件、SiCP部件或Si EPI或其他合適的部件上的III-V族半導(dǎo)體材料以晶態(tài)形成在鰭部上。外延工藝包括CVD沉積方法(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生長和/或其他合適的工藝。

在本發(fā)明的一些實施例中，形成源極/漏極電極以接觸相應(yīng)的源極/漏極區(qū)域。電極可以由合適的導(dǎo)電材料(諸如，銅、鎢、鎳、鈦等)形成。在一些實施例中，在導(dǎo)電材料與源極/漏極界面處形成金屬硅化物以提高界面處的導(dǎo)電性。在一個實例中，使用鑲嵌工藝和/或雙鑲嵌工藝形成基于銅的多層互連結(jié)構(gòu)。在另一實施例中，使用鎢形成鎢插塞。

根據(jù)本發(fā)明的實施例的隨后的處理也可以在半導(dǎo)體襯底上形成各個接觸件/通孔/線和多層互連部件(如，金屬層和層間介電層)，接觸件/通孔/線和多層互連部件配置為連接FinFET器件的各個部件或結(jié)構(gòu)。例如，多層互連包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件和諸如金屬線的水平互連件。

在特定的實施例中，繼續(xù)源極/漏極區(qū)域的外延生長，直到單獨的源極/漏極區(qū)域合并在一起形成具有合并的源極/漏極區(qū)域的FinFET半導(dǎo)體器件。

如圖17所示，在本發(fā)明的另一實施例中，提供了諸如Gilbert單元混頻器50的半導(dǎo)體器件。Gilbert單元混頻器包括彼此電連接的多個晶體管M₁、M₂、M₃、M₄、M₅、M₆。至少一個晶體管包括根據(jù)本發(fā)明先前所述的實施例的掩埋溝道FinFET。如圖17所示，Gilbert單元混頻器50還包括電感器L₁、L₂和電容器C₁、C₂。

如圖17所示，在根據(jù)本發(fā)明的Gilbert單元混頻器的一個實施例中，右側(cè)的電路圖是左側(cè)電路圖的鏡像。電感器L1和L2分別連接至晶體管M3和M6。電容器C1連接在電感器L1和晶體管M3之間，并且連接至晶體管M5。電容器C2連接在電感器L2和晶體管M4之間，并且連接至晶 體管M4。晶體管M3和M4的電流輸出連接至晶體管M1，而晶體管M1的電流輸出接地。在某些實施例中，晶體管M1、M2、M3、M4、M5和M6中的每一個都可以是掩埋溝道FinFET晶體管。

如圖18所示，Gilbert單元混頻器50可以包含在裝置52中，該裝置包括運算放大器、模數(shù)轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器、RF合成器和處理器。圖18中的裝置是RF完整電路框圖，其包括混頻器、局域網(wǎng)(LAN)、鎖相環(huán)(PLL)、壓控振蕩器(VCO)和ADC。在某些實施例中，該裝置中的所有的晶體管都可以是掩埋溝道FINFET器件。

與塊狀CMOS器件相比，具有掩埋溝道注入的FinFET器件可以降低多達10倍的閃爍噪聲并且降低多達40％的功耗。在Gilbert單元混頻器中使用根據(jù)本發(fā)明的掩埋溝道FinFET晶體管可以提供具有減少多達10倍的閃爍噪聲的改進的混頻器線性度。使用所公開的掩埋溝道FinFET晶體管的Gilbert單元混頻器在比塊狀CMOS器件的閾值電壓的一半還小的降低的閾值電壓下，線性度改進了2至3倍并且漏極電流和功效增大。在相同的電流級，根據(jù)本發(fā)明的具有掩埋溝道FinFET晶體管的混頻器可以將線性度提高多達3dB。在相同的線性度下，具有掩埋溝道FinFET晶體管的混頻器可以將混頻器的直流電流降低大約40％。圖19A、圖19B、圖19C和圖19D示出了與具有16nm的柵極長度的FinFET的標(biāo)準器件相比的包括具有根據(jù)本發(fā)明的掩埋溝道的16nm柵極長度的FinFET的混頻器的柵極閾值電壓與漏極電流之間的關(guān)系。圖20示出了包括具有根據(jù)本發(fā)明的掩埋溝道的16nm柵極長度的FinFET的混頻器(BC)與具有16nm柵極長度的FinFET的標(biāo)準器件(C)的線性度的比較。在圖19A至19D和圖20中，可以發(fā)現(xiàn)，掩埋溝道器件隨著電壓增大而電流更為線性地增大，但是傳統(tǒng)的器件具有隨著電壓增大而指數(shù)型增大的電流。因此，根據(jù)本發(fā)明的器件具有增大的線性度和低噪聲以及對陷阱波動(trap fluctuation)的不敏感性。

在本發(fā)明的一個實施例中，提供了一種用于制造半導(dǎo)體器件的方法。方法包括在襯底上方形成在第一方向上延伸的一個或多個鰭部。一個或多個鰭部包括沿著第一方向的第一區(qū)域和在第一區(qū)域的兩側(cè)上沿著第一方向的第二區(qū)域。將摻雜劑注入鰭部的第一區(qū)域，但是未注入第二區(qū)域。在鰭 部的第一區(qū)域上方形成柵極結(jié)構(gòu)，并且在鰭部的第二區(qū)域上形成源極/漏極。

在本發(fā)明的另一實施例中，提供了包括位于襯底上方的沿著第一方向延伸的一個或多個鰭部的半導(dǎo)體器件。一個或多個鰭部包括沿著第一方向的第一區(qū)域和在第一區(qū)域兩側(cè)沿著第一方向的第二區(qū)域，并且鰭部的第一區(qū)域包括濃度為大約1.5×10¹⁶至2.0×10²⁰原子cm^-3的摻雜劑。柵極結(jié)構(gòu)位于鰭部的第一區(qū)域上方，并且在鰭部的第二區(qū)域上形成源極/漏極。

在本發(fā)明的另一實施例中，提供了包括彼此電連接的多個晶體管的Gilbert單元混頻器。這些晶體管中的至少一個晶體管包括在襯底上方沿著第一方向延伸的一個或多個鰭部。一個或多個鰭部包括沿著第一方向的第一區(qū)域和在第一區(qū)域的兩側(cè)沿著第一方向的第二區(qū)域。鰭部的第一區(qū)域包括濃度為大約1.5×10¹⁶至2.0×10²⁰原子cm^-3的摻雜劑。柵極結(jié)構(gòu)位于鰭部的第一區(qū)域上方，并且在鰭部的第二區(qū)域上形成源極/漏極。

上面論述了若干實施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達到與這里所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。