本申請(qǐng)要求2015年7月8日提交的法國(guó)專利申請(qǐng)No.1556470的優(yōu)先權(quán)，其公開內(nèi)容通過引用并入。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式和實(shí)施例涉及集成電路，并且更具體地涉及能夠保持漏極和柵極之間的例如15伏量級(jí)的高電壓的金屬氧化物半導(dǎo)體(MOS)晶體管的制造。

這樣的晶體管可以例如在電可擦除可編程類型的非易失性存儲(chǔ)器(EEPROM)中使用。

背景技術(shù)：

通常，高壓MOS晶體管是具有延伸漏極的平面結(jié)構(gòu)(MOS“漂移”)，以便呈現(xiàn)高的擊穿電壓。

例如，具有延伸漏極的MOS晶體管通常包括在MOS晶體管的柵極區(qū)和正常漏極區(qū)之間的具有較低摻雜劑密度的稱為“漂移區(qū)”的附加漏極區(qū)，以便避免在MOS晶體管的柵極和漏極之間應(yīng)用高電壓時(shí)的過高電場(chǎng)。

然而，由于具有延伸漏極的MOS晶體管的柵極介電層通常是均勻且薄的，因此位于漏極附近的這一介電層的端部總是冒著因施加高電壓時(shí)的電場(chǎng)擁擠現(xiàn)象而被擊穿的風(fēng)險(xiǎn)。

而且，具有平面延伸漏極的MOS晶體管還在表面占地面積方面是昂貴的。

技術(shù)實(shí)現(xiàn)要素：

因此，根據(jù)一個(gè)實(shí)施方式和實(shí)施例，提出了在提供等于或大于常規(guī)平面晶體管的電性能水平的電性能水平的同時(shí)減少高壓MOS晶體管的硅印記(imprint)。

根據(jù)一個(gè)方面，提出了包括基板和至少一個(gè)MOS晶體管的集成電路，至少一個(gè)MOS晶體管包括：柵極區(qū)，被掩埋在基板的溝槽中，出現(xiàn)在基板的頂面上，并且由覆蓋溝槽的內(nèi)壁的介電區(qū)圍繞；源極區(qū)和漏極區(qū)，分別位于所述頂面附近在溝槽的兩側(cè)的基板中；所述介電區(qū)具有上介電區(qū)域和下介電區(qū)域，上介電區(qū)域至少部分地位于柵極區(qū)的上部與源極區(qū)和漏極區(qū)之間，下介電區(qū)域比上介電區(qū)域更薄，并且位于柵極區(qū)的下部和基板之間。

這樣的具有非均勻柵極介電尺寸的掩埋柵極的MOS晶體管使得可能不僅通過使用溝道區(qū)和柵極區(qū)之間的相對(duì)薄的下介電區(qū)域而保持MOS晶體管的電性能水平，而且通過使用漏極區(qū)和柵極區(qū)之間的較厚的上介電區(qū)域而減少擊穿風(fēng)險(xiǎn)。

此外，這樣的高壓晶體管不需要絕緣間隔部。

通過指示的方式，上介電區(qū)域的最大厚度可以具有20nm的量級(jí)，并且大于具有平面結(jié)構(gòu)的高壓MOS晶體管的柵極介電層的15nm的平均厚度。

有利地，具有掩埋柵極的MOS晶體管的柵極區(qū)的豎直結(jié)構(gòu)還使得可能將晶體管的硅印記減少例如高達(dá)30％，并且這一結(jié)構(gòu)可適用于兩種類型(N和P)的MOS晶體管。

根據(jù)一個(gè)可能變體，柵極區(qū)包括在柵極區(qū)的下部和上部之間的柵極收進(jìn)區(qū)域。

根據(jù)另一可能變體，介電區(qū)包括在下介電區(qū)域和上介電區(qū)域之間的介電收進(jìn)區(qū)域。

根據(jù)另一方面，提出了用于制造MOS晶體管的方法，該方法包括：形成掩埋在基板的溝槽中、出現(xiàn)在基板的頂面上的柵極區(qū)；形成分別位于所述頂面附近在溝槽的兩側(cè)的基板中的源極區(qū)和漏極區(qū)；形成覆蓋溝槽的內(nèi)壁的介電區(qū)，介電區(qū)圍繞柵極區(qū)，并且具有上介電區(qū) 域和下介電區(qū)域，上介電區(qū)域至少部分地位于柵極區(qū)的上部與源極區(qū)和漏極區(qū)之間，下介電區(qū)域比上介電區(qū)域更薄，并且位于柵極區(qū)的下部和基板之間。

這樣的與CMOS制造流程完全兼容的制造方法有利地使得可能減少所使用的掩模的數(shù)目。

根據(jù)一個(gè)可能變體，形成柵極區(qū)包括形成在柵極區(qū)的下部和上部之間的柵極收進(jìn)區(qū)域。

根據(jù)可適用于這一變體的實(shí)施方式，形成介電區(qū)和柵極區(qū)包括：形成覆蓋溝槽的內(nèi)壁的第一介電層；形成覆蓋第一介電層并且填充溝槽的犧牲柵極區(qū)；部分地去除犧牲柵極區(qū)，以便獲得由下介電區(qū)域圍繞的柵極區(qū)的下部；形成覆蓋第一介電層和柵極區(qū)的下部的第二介電層；去除覆蓋柵極區(qū)的下部的第二介電層的部分以便獲得上介電區(qū)域；以及形成包括通過柵極收進(jìn)區(qū)域與下部分開的上部并且由上介電區(qū)域和下介電區(qū)域圍繞的柵極區(qū)。

根據(jù)另一可能變體，形成介電區(qū)包括在下介電區(qū)域和上介電區(qū)域之間的介電收進(jìn)區(qū)域。

根據(jù)可適用于這一其它變體的實(shí)施方式，形成介電區(qū)和柵極區(qū)可以包括：部分地刻蝕隔離溝槽，從而留下第一介電層仍然在其側(cè)向壁上，并且部分地刻蝕底層基板以便獲得所述溝槽；在第一介電層上并且在溝槽的下部的壁上形成第二介電層，以便獲得所述介電收進(jìn)區(qū)域；以及用柵極材料填充溝槽。

附圖說明

在學(xué)習(xí)實(shí)施例的詳細(xì)描述時(shí)，本發(fā)明的其它優(yōu)勢(shì)和特征將變得顯而易見，實(shí)施例被視為非限制性示例并且通過附圖進(jìn)行圖示，在附圖中：

圖1至圖16示意性地圖示不同的實(shí)施方式和實(shí)施例。

具體實(shí)施方式

圖1圖示根據(jù)本發(fā)明的被提供用于制造具有掩埋柵極的至少一個(gè)MOS晶體管TGE的、例如硅的并且具有2μm量級(jí)厚度E的基板S。

首先，例如幾納米量級(jí)的以犧牲氧化物“SACOX”的名字為本領(lǐng)域技術(shù)人員所知的SiO₂類型的犧牲層CS通過氧化被形成在基板S的整個(gè)頂面FS之上(圖2)。

接著，以本身已知的常規(guī)方式制造氮化硅層CNS。

然后在用于在基板S中形成溝槽T的各向異性刻蝕的后續(xù)步驟中，這一氮化物層CNS被用作硬掩模。溝槽T在基板S的頂面FS附近的開口OUV是例如200nm量級(jí)的，并且溝槽T的深度是例如0.5μm量級(jí)的。

然后，如圖3中可見的，例如幾納米量級(jí)的第一介電層CD1通過再氧化形成，從而覆蓋溝槽T的整個(gè)內(nèi)壁(側(cè)壁和底部)。

圖4圖示在溝槽T中并且在整個(gè)基板S之上沉積例如多晶硅的犧牲柵極區(qū)RSG的步驟。這樣的沉積是常規(guī)的和本身已知的。

在圖5中，在前述步驟中沉積的犧牲柵極區(qū)RSG通過各向異性干刻蝕的常規(guī)步驟被部分去除，以便獲得下部PI。這一下部PI由覆蓋溝槽T的內(nèi)壁的下介電區(qū)域ZDI圍繞。

然后如圖6所示，氧化物生長(zhǎng)用于改造覆蓋下部PI和第一介電層CD1的上部區(qū)域的第二介電層CD2。

然后，通過各向異性干法刻蝕執(zhí)行第二介電層CD2的部分去除，以獲得位于下介電區(qū)域ZDI上方并且比下介電區(qū)域ZDI更厚的上介電區(qū)域ZDS(圖7)。

如將在下文中更詳細(xì)地看到的，上介電區(qū)域ZDS和下介電區(qū)域ZDI之間的厚度的這一差異向未來(lái)MOS晶體管的電性能水平提供了雙重優(yōu)勢(shì)。

為了形成柵極區(qū)RG的上部PS，可能在第一步驟中完全去除位于溝槽中的柵極區(qū)RG的下部PI(圖8)，并且在第二步驟中通過常規(guī)柵極沉積步驟形成完整的柵極區(qū)RG，完整的柵極區(qū)RG包括由下介電區(qū)域ZDI圍繞的下部PI和由上介電區(qū)域ZDS圍繞的上部PS，如圖 9所示。

作為變體，將可能通過常規(guī)柵極沉積步驟直接形成位于下部PI上方的柵極區(qū)RG的上部PS，以獲得與圖9所示的柵極區(qū)RG相同的柵極區(qū)RG。

在機(jī)械-化學(xué)拋光之后，獲得柵極區(qū)RS(圖10)，其具有分別由覆蓋溝槽T的下介電區(qū)域ZDI和上介電區(qū)域ZDS圍繞的下部PI和上部PS。

應(yīng)該注意的是，由于上介電區(qū)域ZDS比下介電區(qū)域ZDI更厚，柵極區(qū)RS包括具有柵極區(qū)的側(cè)向?qū)挾鹊碾A躍變化的在下部PI和上部PS之間的柵極收進(jìn)區(qū)域ZDG。

然后，本身是已知的常規(guī)步驟用于形成分別位于基板S的所述頂面FS附近在溝槽T的任一側(cè)的基板S中的源極區(qū)RS和漏極區(qū)RD。

由此最終獲得實(shí)現(xiàn)在集成電路IC中的具有掩埋柵極的MOS晶體管TGE，如圖11所示。

應(yīng)該注意的是，上介電區(qū)域ZDS至少部分地位于柵極區(qū)RG的上部PS與源極區(qū)RS和漏極區(qū)RD之間。

因此晶體管TGE包括具有U形溝道CNL的掩埋柵極。

上介電區(qū)域ZDS相對(duì)較厚(例如具有20nm量級(jí)的最大厚度)的事實(shí)使得可能獲得漏極和柵極之間的高擊穿電壓。

在大部分的溝道CNL之上的下介電區(qū)域ZDI仍然薄(例如9nm厚)的事實(shí)保證了MOS晶體管TGE的良好電性能水平。

可能獲得相對(duì)于平面MOS晶體管的高達(dá)30％的印記減少。

在圖12至圖19中圖示的可能變體中，可以由常規(guī)淺溝槽隔離(STI)形成具有掩埋柵極的MOS晶體管TGE。

圖12圖示這樣的隔離溝槽TS，其出現(xiàn)在基板S的頂面FS上并且填充有例如二氧化硅的絕緣材料MI。

事實(shí)上，這一隔離溝槽TS的邊緣形成具有掩埋柵極的MOS晶體管TGE的未來(lái)溝槽T的初始部分PINI。

首先各向異性刻蝕被用于去除絕緣材料MI的一部分以及位于初 始部分PINI之下的基板S的部分，以便獲得溝槽T的附加部分PSUP(圖13)。

材料MI的部分ZDINI仍然在溝槽T的初始部分PINI的邊緣上，并且形成第一介電層。

然后，氧化被用于形成覆蓋部分ZDINI并且覆蓋溝槽T的附加部分PSUP的第二介電層CDS，以便獲得覆蓋溝槽T的附加部分PSUP的下介電區(qū)域ZDI以及覆蓋溝槽T的初始部分PINI的上介電區(qū)域ZDS(圖14)。

將注意的是，介電區(qū)RDI包括具有側(cè)向介電層厚度的階躍變化的在下介電區(qū)域ZDI和上介電區(qū)域ZDS之間的介電收進(jìn)區(qū)域ZDD。

在例如多晶硅的柵極材料的沉積的常規(guī)步驟之后，形成柵極區(qū)RG，其由溝槽T的初始部分PINI中的上介電區(qū)域ZDS和溝槽T的附加部分PS中的下介電區(qū)域ZDI圍繞，如圖15所示。

圖16示出在漏極區(qū)RD和源極區(qū)RS的常規(guī)形成之后，在集成電路IC中制造的具有掩埋柵極的MOS晶體管TGE。