本發(fā)明涉及半導體制造技術(shù)領域，尤其涉及一種半導體結(jié)構(gòu)及其形成方法。

背景技術(shù)：

隨著半導體制造技術(shù)的飛速發(fā)展，半導體器件朝著更高元件密度以及更高集成度的方向發(fā)展。而隨著半導體器件的元件密度和集成度的提高，平面晶體管的柵極尺寸按比例縮小，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而柵極對溝道電流的控制能力變?nèi)?，容易產(chǎn)生短溝道效應，造成漏電流問題，進而影響半導體器件的電學性能。

在絕緣體上硅襯底(silicon-on-insulator，簡稱soi)上形成的鰭式場效應晶體管能夠減小寄生電容，降低漏電流，然而，soi上形成finfet具有制造成本高的缺點。硅基底上形成的鰭式場效應管(finfield-effecttransistoronbulksisubstrate，簡稱bulk-finfet)具有成本低、散熱性能好以及能夠與平面晶體管器件兼容的特點。

然而，bulk-finfet存在漏電流較大的缺點。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結(jié)構(gòu)及其形成方法，能夠減少晶體管漏電流。

為解決上述問題，本發(fā)明提供一種半導體的形成方法，包括：提供底層襯底，所述底層襯底包括第一區(qū)域和與第一區(qū)域接觸的第二區(qū)域，所述底層襯底為單晶態(tài)；圖形化所述底層襯底，在第一區(qū)域形成凹槽，使第一區(qū)域底層襯底表面低于第二區(qū)域底層襯底表面；在第一區(qū)域的凹槽中形成絕緣層，所述絕緣層暴露出部分凹槽側(cè)壁的底層襯底表面；通過外延生長在暴露出的凹槽側(cè)壁的底層襯底表面、以及絕緣層表面形成頂層襯底；刻蝕部分所述第一區(qū)域頂層襯底，暴露出所述絕緣層，在第一區(qū)域形成第一鰭部；形成橫跨 所述第一鰭部的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于所述第一鰭部的部分側(cè)壁和頂部表面。

可選的，所述頂層襯底和底層襯底的材料為單晶硅。

可選的，所述頂層襯底和底層襯底的材料相同。

可選的，所述絕緣層的厚度為5nm～200nm。

可選的，所述第二區(qū)域底層襯底的寬度為5nm至5μm。

可選的，圖形化所述底層襯底的步驟包括：在所述底層襯底上形成第一掩膜層，所述第一掩膜層覆蓋所述第二區(qū)域底層襯底，暴露出第一區(qū)域底層襯底；以所述第一掩膜層為掩膜對所述底層襯底進行刻蝕，形成所述凹槽。

可選的，在第一區(qū)域的凹槽中形成絕緣層的步驟包括：形成填充所述凹槽的初始絕緣層；對所述初始絕緣層表面進行平坦化處理，露出所述第一掩膜層；以所述第一掩膜層為掩膜對所述初始絕緣層進行刻蝕，形成所述絕緣層。

可選的，所述第一掩膜層的材料與所述絕緣層的材料不同。

可選的，所述第一掩膜層和絕緣層的材料為氧化硅、氮化硅或氮氧化硅。

可選的，形成所述絕緣層的步驟之后，去除所述第一掩膜層。

可選的，形成凹槽的步驟中，所述凹槽的深度為50nm～300nm。

可選的，在第一區(qū)域絕緣層上形成頂層襯底的步驟中，所述頂層襯底的厚度為45nm～100nm。

可選的，刻蝕所述第一區(qū)域頂層襯底的步驟中，對部分所述第二區(qū)域底層襯底進行刻蝕，形成第二鰭部。

可選的，刻蝕所述第一區(qū)域頂層襯底和第二區(qū)域底層襯底的方法為干法刻蝕工藝。

相應的，本發(fā)明還提供一種半導體結(jié)構(gòu)，包括：襯底，所述襯底為單晶態(tài)，所述襯底包括第一區(qū)域和與第一區(qū)域接觸的第二區(qū)域，所述第一區(qū)域襯底表面低于第二區(qū)域襯底表面；位于所述第一區(qū)域襯底表面的絕緣層；位于 所述絕緣層表面的第一鰭部；橫跨所述第一鰭部的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于所述第一鰭部的部分側(cè)壁和頂部表面。

可選的，所述絕緣層的材料為氧化硅、氮化硅或氮氧化硅。

可選的，所述絕緣層的厚度為5nm～200nm。

可選的，所述第二區(qū)域襯底的寬度為5nm～5μm。

可選的，所述第一鰭部的高度為45nm～100nm。

可選的，還包括：位于所述第二區(qū)域襯底表面的第二鰭部。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明的半導體結(jié)構(gòu)的形成方法中，在所述凹槽中形成絕緣層，所述絕緣層能夠?qū)崿F(xiàn)第一鰭部與底層襯底之間的電絕緣，減少第一鰭部中載流子向底層襯底擴撒，從而能夠減少第一鰭部底部漏電流。此外，所述形成方法中，所述底層襯底為單晶硅，且形成頂層襯底之前，所述絕緣層暴露出凹槽側(cè)壁表面的底層襯底，因此，形成頂層襯底的步驟中，暴露出的凹槽側(cè)壁表面的底層襯底能夠為形成頂層襯底提供籽晶，從而能夠較容易地通過外延生長工藝形成所述頂層襯底，降低工藝難度，減少生產(chǎn)成本。

進一步，刻蝕所述第一區(qū)域頂層襯底的步驟中，對所述第二區(qū)域底層襯底進行刻蝕，形成第二鰭部。所述第二鰭部可用于在測試過程中進行測試，從而能夠控制第一鰭部的線寬和高度。

進一步，在形成所述頂層襯底的步驟之后，去除所述第一掩膜層。也就是說，在形成所述頂層襯底的步驟中，所述第一掩膜層覆蓋所述第二區(qū)域底層襯底頂部表面。因此，所述頂層襯底不容易在第二區(qū)域生長，從而能夠使后續(xù)形成的第一鰭部和第二鰭部的高度相同，實現(xiàn)對第一鰭部高度的控制。

本發(fā)明的半導體結(jié)構(gòu)中，所述第一鰭部下方具有絕緣層，所述絕緣層能夠?qū)崿F(xiàn)第一鰭部與底層襯底之間的電絕緣，從而能夠減少所述第一鰭部下部的漏電流。

附圖說明

圖1至圖5是一種半導體結(jié)構(gòu)的形成方法一實施例各步驟的結(jié)構(gòu)示意圖；

圖6至圖13是本發(fā)明半導體結(jié)構(gòu)的形成方法一實施例各步驟的結(jié)構(gòu)示意圖；

圖14是本發(fā)明半導體結(jié)構(gòu)一實施例的結(jié)構(gòu)示意圖。

具體實施方式

現(xiàn)有技術(shù)的半導體結(jié)構(gòu)存在諸多問題，例如：晶體管漏電流較大。

現(xiàn)結(jié)合一種半導體結(jié)構(gòu)的形成方法分析出現(xiàn)晶體管漏電流較大的原因。

圖1至圖5是一種半導體結(jié)構(gòu)的形成方法各步驟的結(jié)構(gòu)示意圖。所述半導體結(jié)構(gòu)的形成方法包括：

請參考圖1，提供襯底100，在所述襯底100上形成掩膜層110。

請參考圖2，以所述掩膜層110(如圖1所示)為掩膜對所述襯底100(如圖1所示)進行圖形化，形成鰭部120和與所述鰭部120相接觸的基底101。

請參考圖3，形成覆蓋所述鰭部120的隔離材料層131。

請參考圖4，對所述隔離材料層131進行平坦化。

請參考圖5，對所述隔離材料層131(如圖4所示)進行刻蝕，暴露出鰭部120部分側(cè)壁，形成隔離結(jié)構(gòu)130；形成橫跨所述鰭部120的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)140覆蓋所述鰭部120的部分側(cè)壁和頂部表面。

結(jié)合參考圖1如圖2所示，通過對襯底100進行圖形化，形成鰭部120，所述鰭部120與基底101直接接觸。所述鰭部120和基底100均由導電材料形成。因此，形成晶體管后，所述鰭部120中的載流子容易向基底101擴散，從而在鰭部120底部容易引起較大的漏電流。

為降低鰭部120底部的漏電流，所述襯底100還可以為絕緣體上硅(silicon-on-insulator，soi)襯底。具體的，所述soi襯底包括：背襯底；位于背襯底表面的埋氧層；位于埋氧層表面的頂層硅。然而，soi襯底的形成工藝難度大，成本高。

為解決所述技術(shù)問題，本發(fā)明提供了一種半導體結(jié)構(gòu)的形成方法，包括提供底層襯底，所述底層襯底包括第一區(qū)域和與第一區(qū)域接觸的第二區(qū)域， 所述底層襯底為單晶態(tài)；圖形化所述底層襯底，在第一區(qū)域形成凹槽，使第一區(qū)域底層襯底表面低于第二區(qū)域底層襯底表面；在第一區(qū)域的凹槽中形成絕緣層，所述絕緣層暴露出部分凹槽側(cè)壁的底層襯底表面；通過外延生長在暴露出的凹槽側(cè)壁的底層襯底表面、以及絕緣層表面形成頂層襯底；刻蝕部分所述第一區(qū)域頂層襯底，暴露出所述絕緣層，在第一區(qū)域形成第一鰭部；形成橫跨所述第一鰭部的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于所述第一鰭部的部分側(cè)壁和頂部表面。

其中，在所述凹槽中形成絕緣層，所述絕緣層能夠?qū)崿F(xiàn)第一鰭部與底層襯底之間的電絕緣，減少第一鰭部中載流子向底層襯底擴撒，從而能夠減少第一鰭部底部漏電流。此外，所述形成方法中，所述底層襯底為單晶硅，且形成頂層襯底之前，所述絕緣層暴露出凹槽側(cè)壁表面的底層襯底，因此，形成頂層襯底的步驟中，暴露出的凹槽側(cè)壁表面的底層襯底能夠為形成頂層襯底提供籽晶，從而能夠較容易地通過外延生長工藝形成所述頂層襯底，工藝難度較低。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖6至圖13是本發(fā)明的半導體結(jié)構(gòu)的形成方法一實施例各步驟的結(jié)構(gòu)示意圖。

請參考圖6，提供底層襯底200，所述底層襯底200為單晶體，所述襯底200用于形成半導體器件。

本實施例中，所述底層襯底200為單晶硅。在其他實施中，所述襯底還可以為鍺襯底、硅鍺襯底或其他半導體襯底。

結(jié)合參考圖6和圖7，圖形化所述底層襯底200，在第一區(qū)域i形成凹槽201，使第一區(qū)域i底層襯底200表面低于第二區(qū)域ii底層襯底200表面。

所述第一區(qū)域i底層襯底200用于形成半導體器件；所述第二區(qū)域ii底層襯底200用于在后續(xù)形成頂層襯底的過程中作為生長頂層襯底200的籽晶。

本實施例中，圖形化所述底層襯底200的步驟包括：

在所述底層襯底200上形成圖形化的第一掩膜層210，所述第一掩膜層210覆蓋所述第二區(qū)域ii襯底200，露出所述第一區(qū)域i襯底200，所述第一掩膜層210用于定義所述第一區(qū)域i和第二區(qū)域ii的位置和尺寸；

以所述第一掩膜層210為掩膜刻蝕所述底層襯底200，形成所述凹槽201。所述凹槽201用于容納后續(xù)形成的絕緣層和頂層襯底。

本實施例中，所述第一掩膜層210的材料為氮化硅，在其他實施例中，所述第一掩膜層的材料還可以為氧化硅或氮氧化硅。

需要說明的是，本實施例中，所述底層襯底200在第二區(qū)域ii兩側(cè)分別具有第一區(qū)域i。且在第二區(qū)域ii兩側(cè)底層襯底200中分別形成有凹槽201。

本實施例中，所述第二區(qū)域ii的底層襯底200具有寬度d，所述凹槽201具有深度h，所述寬度d指的是相鄰凹槽201側(cè)壁之間的距離；所述深度h指的是第二區(qū)域ii底層襯底200頂部表面到凹槽201底部的距離。

需要說明的是，如果所述第二區(qū)域ii底層襯底200的寬度d過小，很難為后續(xù)頂層襯底的生長提供高質(zhì)量的籽晶；如果所述第二區(qū)域ii底層襯底200的寬度d過大，容易降低半導體結(jié)構(gòu)的集成度。因此，本實施例中，所述第二區(qū)域ii底層襯底200的寬度d為5nm～5μm。

本實施例中，通過干法刻蝕工藝刻蝕所述底層襯底200。干法刻蝕為各向異性刻蝕法，具有很好的剖面控制，能夠較好地控制第一區(qū)域i與第二區(qū)域ii的線寬。在其他實施例中，還可以通過濕法刻蝕工藝刻蝕所述底層襯底。

還需要說明的是，如果所述凹槽201的深度h過小，容易導致后續(xù)形成的鰭部高度過小，而影響半導體結(jié)構(gòu)的性能；如果所述凹槽201的深度h過大，容易給后續(xù)工藝帶來困難。因此，本實施例中，所述凹槽201的深度為50nm～300nm。

后續(xù)在第一區(qū)域i的凹槽201中形成絕緣層，所述絕緣層暴露出部分凹槽201側(cè)壁的底層襯底200表面。

所述絕緣層用于實現(xiàn)后續(xù)形成的相鄰鰭部之間，以及所述鰭部與底層襯底200之間的電絕緣，減少漏電流。

本實施例中，形成所述絕緣層的步驟如圖8至10所示。

請參考圖8，在所述底層襯底200表面和第一掩膜層210表面形成初始絕緣層221。

本實施例中，所述初始絕緣層221的材料與第一掩膜層210的材料不同。選用與第一掩膜層210材料不同的初始絕緣層221，能夠使所述第一掩膜層210在后續(xù)刻蝕所述初始絕緣層221的過程中不容易被刻蝕，因此能夠在后續(xù)形成頂層襯底的步驟中保護第二區(qū)域ii底層襯底200。所述初始絕緣層的材料還可以選用與第一掩膜層221相同的材料。

具體的，所述初始絕緣層221的材料為氧化硅，氧化硅與所述底層襯底200的粘附性好。其他實施例中，所述初始絕緣層的材料還可以為氮化硅或氮氧化硅。

本實施例中，通過化學氣相沉積工藝形成所述初始絕緣層221，化學氣相沉積工藝簡單，形成的初始絕緣層221的致密性和均勻性好。在其他實施例中，還可以通過物理沉積工藝或原子層沉積工藝形成所述初始絕緣層。

請參考圖9，對所述初始絕緣層221進行平坦化處理。

需要說明的是，所述平坦化處理能夠提高初始絕緣層221表面的平坦度，減少刻蝕表面對刻蝕氣體的散射作用，從而增加絕緣層表面的平坦度。

本實施例中，通過化學機械拋光對所述初始絕緣層221進行平坦化處理。

請參考圖10，對所述初始絕緣層221(如圖9所示)進行刻蝕，暴露出第二區(qū)域ii底層襯底200部分側(cè)壁，形成所述絕緣層220。

本實施例中，所述絕緣層220是由初始絕緣層221經(jīng)刻蝕形成的，所述初始絕緣層221的材料為氧化硅。相應的，所述絕緣層220的材料也為氧化硅。

需要說明的是，本實施例中，如果所述絕緣層220的厚度過小，很難實現(xiàn)后續(xù)形成的第一鰭部與底層襯底200之間的電絕緣；如果所述絕緣層220的厚度過大，不利于半導體結(jié)構(gòu)的集成化。因此，本實施例中，所述絕緣層220的厚度為5nm～200nm。

本實施例中，通過干法刻蝕形成所述絕緣層220，使絕緣層220的表面低于第二區(qū)域ii的底層襯底200表面。干法刻蝕具有很好的剖面控制和線寬控制，能夠很好地控制第二區(qū)域ii底層襯底200的線寬。在其他實施例中，還可以通過濕法刻蝕工藝對所述初始絕緣層進行刻蝕。

請參考圖11，通過外延生長在暴露出的凹槽201(如圖7所示)側(cè)壁的底層襯底200表面、以及絕緣層220表面形成頂層襯底230。所述頂層襯底230用于在后續(xù)步驟中形成第一鰭部。

需要說明的是，本實施例中，所述頂層襯底230的材料為單晶體，單晶體具有良好的導電性能，后續(xù)形成溝道后對載流子的阻抗小。

此外，本實施例中，選用與底層襯底200具有相同材料的頂層襯底230，能夠使后續(xù)第一鰭部和第二鰭部在同一刻蝕過程中形成，從而能夠簡化工藝流程。同時，能夠較容易地通過測量第二鰭部的線寬和高度控制第一鰭部的線寬和高度。具體的，本實施例中，所述頂層襯底230的材料為單晶硅。

還需要說明的是，本實施例中，所述底層襯底200的材料為單晶硅，且在形成所述絕緣層220的過程中，所述絕緣層220暴露出所述第一區(qū)域i底層襯底200部分側(cè)壁。因此，在形成單晶體的所述頂層襯底230的過程中，所述第一區(qū)域i底層襯底200部分側(cè)壁可以作為的籽晶生長頂層襯底230，從而使工藝難度降低。

因此，本實施例中，通過選擇性外延生長工藝形成所述頂層襯底230，即外延層不在絕緣層220的表面成核生長，只是在暴露出于絕緣層220的第二區(qū)域ii底層襯底200的側(cè)壁上生長，然后側(cè)向外延到覆蓋絕緣層220的整個表面。選擇性外延生長工藝能夠形成高質(zhì)量的單晶體，使頂層襯底230具有良好的電性能。

所述選擇性外延生長工藝中，可以通過調(diào)節(jié)生長氣體和刻蝕氣體的比例，或者調(diào)節(jié)生長溫度和生長壓強，使硅外延只在硅襯底上生長，而不在介質(zhì)層如氧化硅或氮化硅上生長。本實施例中，通過調(diào)節(jié)生長氣體和刻蝕氣體的比例，或者調(diào)節(jié)生長溫度和生長壓強，使頂層襯底230只在暴露出于絕緣層220的第二區(qū)域ii底層襯底200的側(cè)壁上生長。具體的，所述外延生長工藝的工 藝參數(shù)包括：反應氣體包括：生長氣體為sih4、sihcl3、sih2cl2、sih3cl、sicl4和h2，刻蝕性氣體包括：hcl或hf，生長溫度為800℃～1300℃，生長壓強為10torr～760torr。

需要說明的是，本實施例中，在形成所述頂層襯底230的步驟之后，去除所述第一掩膜層210。也就是說，在形成所述頂層襯底230的步驟中，所述第一掩膜層210覆蓋所述第二區(qū)域ii底層襯底200頂部表面。因此，所述頂層襯底230不容易在第二區(qū)域ii生長，從而能夠使后續(xù)形成的第一鰭部和第二鰭部的高度相同，實現(xiàn)對第一鰭部高度的控制。

因此，本實施例中，通過外延生長形成的頂層襯底230的頂部表面與第二區(qū)域ii底層襯底200的頂部表面齊平，具體的，所述頂層襯底230的厚度為：45nm～100nm。

請參考圖12，刻蝕所述第一區(qū)域i頂層襯底230(如圖11所示)，暴露出所述絕緣層220，在第一區(qū)域i形成第一鰭部231。所述第一鰭部231用于后續(xù)形成晶體管溝道。

需要說明的是，本實施例中，為實現(xiàn)對第一鰭部231高度和線寬的控制和檢測，在刻蝕所述第一區(qū)域i頂層襯底230的步驟中，對所述第二區(qū)域ii底層襯底200進行刻蝕，形成第二鰭部232。所述第二鰭部232可用于在測試過程中進行測試，從而能夠控制第一鰭部231的線寬和高度。

本實施例中，所述底層襯底200和頂層襯底230的材料為單晶硅，相應的，所述第一鰭部231和第二鰭部232的材料也為單晶硅。單晶硅具有很好的電性能，形成溝道之后阻抗小，因此形成的半導體結(jié)構(gòu)性能優(yōu)良。

本實施例中，形成所述第一鰭部231和第二鰭部232的步驟包括：在第一區(qū)域i頂層襯底230和第二區(qū)域ii底層襯底200上形成圖形化的第二掩膜層(圖未示)；以所述第二掩膜層為掩膜對第一區(qū)域i頂層襯底230和第二區(qū)域ii底層襯底200進行刻蝕，在第一區(qū)域i形成第一鰭部231，并在第二區(qū)域ii形成第二鰭部232。

本實施例中，通過干法刻蝕工藝對第一區(qū)域i頂層襯底230和第二區(qū)域ii底層襯底200進行刻蝕。干法刻蝕為各向異性刻蝕，具有很好的剖面控制， 能夠較容易地控制第一鰭部231和第二鰭部232的線寬和高度。

具體的，本實施例中，對第一區(qū)域i頂層襯底230和第二區(qū)域ii底層襯底200進行刻蝕的刻蝕氣體包括cf4或ccl4。

需要說明的是，如果所述第一鰭部231和第二鰭部232尺寸過小，容易使晶體管產(chǎn)生短溝道效應；如果所述第一鰭部231和第二鰭部232的尺寸過大，容易降低晶體管的集成度。因此，本實施例中，所述第一鰭部231和第二鰭部232的線寬在5nm～15nm的范圍內(nèi)。所述第一鰭部231和第二鰭部的高度在20nm～80nm的范圍內(nèi)。

還需要說明的是，本實施例中，在刻蝕所述第一區(qū)域i頂層襯底230和第二區(qū)域ii底層襯底200的步驟之前，所述形成方法還包括：對所述頂層襯底230表面進行平坦化處理形成較平坦的刻蝕表面。具體的，通過化學機械拋光對所述頂層襯底230表面進行平坦化處理。

請參考圖13，形成橫跨所述第一鰭部231的柵極結(jié)構(gòu)。所述柵極結(jié)構(gòu)位于所述第一鰭部231的部分側(cè)壁和頂部表面。

所述柵極結(jié)構(gòu)用做晶體管柵極，所述柵極結(jié)構(gòu)下方第一鰭部231構(gòu)成晶體管溝道。

需要說明的是，本實施例中，所述第二區(qū)域ii形成有第二鰭部232，因此，形成所述柵極結(jié)構(gòu)的步驟中，所述柵極結(jié)構(gòu)橫跨所述第二鰭部232。

本實施例中，所述柵極結(jié)構(gòu)包括：橫跨所述第一鰭部231和第二鰭部232的柵介質(zhì)層241和覆蓋所述柵介質(zhì)層241的柵極層242。

具體的，本實施例中，所述柵介質(zhì)層241的材料為高k介質(zhì)材料，例如tin或tan。所述柵極層242的材料為鈦鋁合金或鎢。在其他實施例中，所述柵介質(zhì)層還可以為氧化硅，所述柵極層的材料還可以為多晶硅。

需要說明的是，形成所述柵極結(jié)構(gòu)的步驟之后，所述形成方法還包括，對第一區(qū)域i柵極結(jié)構(gòu)兩側(cè)的第一鰭部231進行摻雜形成漏區(qū)和源區(qū)。

綜上，本發(fā)明的半導體結(jié)構(gòu)的形成方法中，在所述凹槽中形成絕緣層，所述絕緣層能夠?qū)崿F(xiàn)第一鰭部與底層襯底之間的電絕緣，減少第一鰭部中載 流子向底層襯底擴撒，從而能夠減少第一鰭部底部漏電流。此外，所述形成方法中，所述底層襯底為單晶硅，且形成頂層襯底之前，所述絕緣層暴露出凹槽側(cè)壁表面的底層襯底，因此，形成頂層襯底的步驟中，暴露出的凹槽側(cè)壁表面的底層襯底能夠為形成頂層襯底提供籽晶，從而能夠較容易地通過外延生長工藝形成所述頂層襯底，工藝難度較低。

進一步，刻蝕所述第一區(qū)域頂層襯底的步驟中，對所述第二區(qū)域底層襯底進行刻蝕，形成第二鰭部。所述第二鰭部可用于在測試過程中進行測試，從而能夠控制第一鰭部的線寬和高度。

此外，在形成所述頂層襯底的步驟之后，去除所述第一掩膜層。也就是說，在形成所述頂層襯底的步驟中，所述第一掩膜層覆蓋所述第二區(qū)域底層襯底頂部表面。因此，所述頂層襯底不容易在第二區(qū)域生長，從而能夠使后續(xù)形成的第一鰭部和第二鰭部的高度相同，實現(xiàn)對第一鰭部高度的控制。

相應的，本發(fā)明還提出了一種半導體結(jié)構(gòu)的實施例，請參考圖14，包括：

襯底300，所述襯底300為單晶態(tài)，所述襯底300包括：第一區(qū)域a和與第一區(qū)域a接觸的第二區(qū)域b，所述第一區(qū)域a襯底300表面低于第二區(qū)域b襯底300表面；

位于所述第一區(qū)域a襯底300表面的絕緣層320；

位于所述絕緣層320表面的第一鰭部331；

橫跨所述第一鰭部331的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)覆蓋所述第一鰭部331的部分側(cè)壁和頂部表面。

以下將結(jié)合附圖進行詳細說明。

所述第一區(qū)域a用于形成半導體器件，所述第二區(qū)域b用于為形成第一鰭部331提供籽晶。

本實施例中，所述第二區(qū)域b兩側(cè)分別具有一個第一區(qū)域a。因此，所述第二區(qū)域b的襯底300具有寬度，所述寬度指的是所述第二區(qū)域b兩側(cè)第一區(qū)域a絕緣層320側(cè)壁之間的距離。

如果所述第二區(qū)域b襯底300的寬度過小，很難為形成第一鰭部331提 供高質(zhì)量的籽晶；如果所述第二區(qū)域b襯底300的寬度過大，容易降低半導體結(jié)構(gòu)的集成度。具體的，本實施例中，所述第二區(qū)域b襯底300的寬度為5nm～5μm。

本實施例中，所述襯底300為單晶體，單晶體具有很好的導電性能。具體的，所述襯底300的材料為單晶硅。在其他實施例中，所述襯底還可以為鍺襯底或硅鍺襯底等半導體襯底。

本實施例中，所述絕緣層320的材料為氧化硅。氧化硅與所述襯底300的粘附性好。在其他實施例中，所述絕緣層的材料還可以為氮化硅或氮氧化硅。

需要說明的是，本實施例中，如果所述絕緣層320的厚度過小，很難實現(xiàn)第一鰭部與襯底300之間的電絕緣；如果所述絕緣層320的厚度過大，容易引起材料浪費。因此，本實施例中，所述絕緣層320的厚度在5nm～200nm的范圍內(nèi)。

位于所述第一區(qū)域a絕緣層320表面的第一鰭部331，所述第一鰭部331用于后續(xù)形成晶體管溝道。

需要說明的是，本實施例中，所述半導體結(jié)構(gòu)還包括：位于第二區(qū)域b襯底300上的第二鰭部332。所述第二鰭部332能夠用于進行檢測，從而控制第一鰭部331的高度和線寬。

本實施例中，所述第一鰭部331和第二鰭部332的材料也為單晶硅。單晶硅具有很好的電性能，形成溝道之后阻抗小，因此形成的半導體結(jié)構(gòu)性能優(yōu)良。

需要說明的是，所述第一鰭部331和第二鰭部332尺寸過小，容易使晶體管產(chǎn)生短溝道效應；如果所述第一鰭部331和第二鰭部332的尺寸過大，容易降低晶體管的集成度。因此，本實施例中，所述第一鰭部331和第二鰭部332的線寬為5nm～15nm。所述第一鰭部331和第二鰭部332的高度為20nm～80nm。

橫跨所述第一鰭部331的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)覆蓋所述第一鰭部331的部分側(cè)壁和頂部表面。

需要說明的是，本實施例中，所述半導體結(jié)構(gòu)具有第二鰭部332。因此，所述柵極結(jié)構(gòu)還覆蓋所述第二鰭部332側(cè)壁和頂部表面。

本實施例中，所述柵極結(jié)構(gòu)包括：橫跨所述第一鰭部331和第二鰭部332的柵介質(zhì)層341和位于所述柵介質(zhì)層341表面的柵極層342。

具體的，所述柵介質(zhì)層341的材料為高k介質(zhì)材料，例如tin或tan。所述柵極層342的材料為鈦鋁合金或鎢。在其他實施例中，所述柵介質(zhì)層還可以為氧化硅，所述柵極層的材料還可以為多晶硅。

需要說明的是，本發(fā)明的半導體結(jié)構(gòu)還包括：位于第一區(qū)域a柵極結(jié)構(gòu)兩側(cè)的源區(qū)和漏區(qū)。

綜上，本發(fā)明的半導體結(jié)構(gòu)中，所述第一鰭部下方具有絕緣層，所述絕緣層能夠?qū)崿F(xiàn)第一鰭部與底層襯底之間的電絕緣，從而能夠減少所述第一鰭部下部的漏電流。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。