本發(fā)明涉及半導體技術(shù)領域，具體而言涉及一種半導體器件及其制作方法、電子裝置。

背景技術(shù)：

電可擦除可編程只讀存儲器(electricallyerasableprogrammablereadonlymemory，簡稱eeprom)由于具有很好的編程粒度，很小的功耗，允許大量的存儲單元同時擦寫以減少測試時間，可擦寫次數(shù)多等等優(yōu)點，而成為一種常用的非揮發(fā)性存儲器。eeprom尤其適合于存儲容量要求小、要求電路功耗小且可擦寫次數(shù)多的場合，比如蜂窩電話、汽車、計算機通訊產(chǎn)品和消費類電子產(chǎn)品等等。eeprom可以分為堆疊柵結(jié)構(gòu)和分離柵結(jié)構(gòu)具有堆疊柵結(jié)構(gòu)的eeprom通常包括浮柵和設置于浮柵上的控制柵。此種堆疊柵結(jié)構(gòu)的eeporm通常會有過擦除問題，一旦過擦除問題發(fā)生，在其他存儲單元的讀操作過程中就會有不期望出現(xiàn)的漏電流。制造堆疊柵結(jié)構(gòu)的eeprom比分離柵結(jié)構(gòu)的eeprom工藝流程簡單，然而，由于其有過擦除問題而分離柵結(jié)構(gòu)的eeprom沒有，因此具有分離柵結(jié)構(gòu)的eeprom使用范圍更廣。

然而，目前分離柵結(jié)構(gòu)的eeprom由于制作工藝問題，常存在多晶硅殘余或氮化硅損傷問題，而多晶硅殘余或氮化硅損傷問題進一步會影響器件的性能和耐久性，比如使器件的使用時間變短等等。此外，目前的分離柵結(jié)構(gòu)的eeprom存儲單元，通常沒有加密功能，這與人們?nèi)找嬖黾拥募用苄枨蟛环稀?/p>

因此，有必要提出一種新的制作方法，以解決上述問題。

技術(shù)實現(xiàn)要素：

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

針對現(xiàn)有技術(shù)的不足，本發(fā)明提出一種半導體器件的制作方法，用于制作eeprom器件，其可以克服目前制作工藝存在的多晶硅殘余和氮化硅損傷的問題。

為了克服目前存在的問題，本發(fā)明一方面提供一種半導體器件的制作方法，該方法包括下述步驟：提供半導體襯底，所述半導體襯底包括存儲區(qū)，在所述半導體襯底上形成第一多晶硅層，并圖形化所述第一多晶硅層，以在所述存儲區(qū)中形成浮柵；在所述浮柵的側(cè)壁和頂部上形成柵極介電層；形成覆蓋所述半導體襯底和浮柵的第二多晶硅層，并圖形化所述第二多晶硅層，以在所述存儲區(qū)中形成選擇柵和控制柵，其中，所述選擇柵與所述浮柵分離，所述控制柵包括位于所述浮柵側(cè)壁上且在所述柵極介電層之上的第一控制柵和位于所述浮柵頂部且在所述柵極介電層之上的第二控制柵。

進一步地，所述第一控制柵和第二控制柵分離。

進一步地，所述存儲區(qū)中的選擇柵和控制柵在同一步驟中形成。

本發(fā)明另一方面提供一種半導體器件的制作方法，該方法包括下述步驟：提供半導體襯底，所述半導體襯底包括存儲區(qū)和邏輯區(qū)，在所述半導體襯底上形成第一多晶硅層，并圖形化所述第一多晶硅層，以在所述存儲區(qū)中形成浮柵；在所述浮柵的側(cè)壁和頂部上形成柵極介電層；形成覆蓋所述半導體襯底和浮柵的第二多晶硅層，并圖形化所述第二多晶硅層，以在所述存儲區(qū)中形成選擇柵和控制柵，在所述邏輯區(qū)中形成邏輯柵，其中，所述選擇柵與所述浮柵分離，所述控制柵包括位于所述浮柵側(cè)壁上且在所述柵極介電層之上的第一控制柵和位于所述浮柵頂部且在所述柵極介電層之上的第二控制柵。

進一步地，所述第一控制柵和第二控制柵分離。

進一步地，在圖形化所述第一多晶硅層時，除保留所述第一多晶硅層與所述浮柵對應的部分之外，去除所述第一多晶硅層位于所述存儲區(qū)和邏輯區(qū)上的其余部分。

進一步地，所述存儲區(qū)中的選擇柵和控制柵以及所述邏輯區(qū)中的邏輯柵在同一步驟中形成。

進一步地，該制作方法還包括下述步驟：在所述存儲區(qū)中在所述選擇柵和第一控制柵兩側(cè)形成源極和漏極，以及位于所述選擇柵和第一控制柵之間的源漏結(jié)，所述漏極位于所述選擇柵遠離所述第一控制柵的一側(cè)，所述源極位于所述第一控制柵的遠離所述選擇柵的一側(cè)。

本發(fā)明提出的半導體器件的制作方法，第一多晶硅層僅用于形浮柵，而第二多晶硅層則用于形成選擇柵、控制柵和邏輯柵，并且浮柵兩側(cè)的第二多晶硅層用作第一控制柵，浮柵頂部的第二多晶層用作第二控制柵，這樣一方面由于選擇柵是后形成的，則不再需要對選擇柵側(cè)壁上的第二多晶層進行過刻蝕；另一方面，由于浮柵側(cè)壁上第二多晶硅層直接用作第一控制柵，因而也不在需要對浮柵側(cè)壁上的第二多晶硅層進行過刻蝕；因此本發(fā)明的制作方法，可以大大減少第二多晶硅層的過刻蝕量，使得不僅大大減少第二多晶硅層的過刻蝕時間(例如，使過刻蝕時間從320秒減少至70秒)，而且在利用第二多晶硅制作選擇柵和浮柵的同時還可制作邏輯柵，不再需要執(zhí)行前述氮化硅移除步驟和單獨的邏輯柵形成步驟，減少了光罩數(shù)量和工藝步驟，降低了工藝成本，提高了工藝效率。

此外，由于克服了多晶硅殘余和氮化硅損傷問題，本實施例的半導體器件制作方法形成的半導體器件，不再出現(xiàn)因多晶硅殘余和氮化硅損傷造成的性能下降或耐久性較低的問題。

本發(fā)明另一方面提供一種半導體器件，該半導體器件包括：半導體襯底，所述半導體襯底包括存儲區(qū)，在所述存儲區(qū)中形成有源極和漏極；在所述存儲區(qū)中在所述源漏極之間的半導體襯底上形成有選擇柵和浮柵，所述選擇柵和所述浮柵彼此分離，所述選擇柵和浮柵之間的半導體襯底中形成有源漏結(jié)，所述漏極位于所述選擇柵遠離所述浮柵的一側(cè)，所述源極位于所述浮柵遠離所述選擇柵的一側(cè)；在所述浮柵的側(cè)壁和頂部形成有柵極介電層，在所述浮柵的側(cè)壁上形成有位于所述柵極介電層之上的第一控制柵，在所述浮柵的頂部形成有位于所述柵極介電層之上的第二控制柵，其中所述第一控制柵和第二控制柵彼此分離。

進一步地，所述存儲區(qū)中的選擇柵和控制柵在同一步驟中形成。

進一步地，所述半導體襯底還包括邏輯區(qū)，在所述邏輯區(qū)中形成有邏輯柵以及與所述邏輯柵對應的源漏極。

進一步地，所述存儲區(qū)中的選擇柵和控制柵以及所述邏輯區(qū)中的邏輯柵在同一步驟中形成。

進一步地，所述第一控制柵在施加有操作電壓時可以進行讀、編程或擦除操作。

進一步地，所述第二控制柵在施加有加密電壓時使得所述半導體器件無法進行讀、編程或擦除操作。

根據(jù)本發(fā)明的半導體器件，不僅可以實現(xiàn)編程、讀、擦除操作還可以實現(xiàn)加密。此外，本發(fā)明提出的半導體器件具有更好的性能和耐久性。

本發(fā)明再一方面提供一種電子裝置，其包括上述半導體器件以及與所述半導體器件相連接的電子組件。

本發(fā)明提出的電子裝置，由于具有上述半導體器件，因而具有類似的優(yōu)點。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了一種目前的eeprom器件的剖面示意圖；

圖2示出了目前一種制作圖1所示的eeprom器件的方法流程圖；

圖3示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法的步驟流程圖；

圖4a～圖4e示出了示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法各步驟所獲得半導體器件的剖面示意圖；

圖5示出了根據(jù)本發(fā)明一實施方式的半導體器件的結(jié)構(gòu)示意圖；

圖6a至圖6c示出了圖5所示的半導體器件工作原理示意圖；

圖7示出了根據(jù)本發(fā)明一實施方式的電子裝置的示意圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術(shù)特征未進行描述。

應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大自始至終相同附圖標記表示相同的元件。

應當明白，當元件或?qū)颖环Q為“在…上”、“與…相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，當元件被稱為“直接在…上”、“與…直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)印斆靼?，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應當被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關系術(shù)語例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在…下面”和“在…下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應地被解釋。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復數(shù)形式，除非上下文清楚指出另外的方式。還應明白術(shù)語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關所列項目的任何及所有組合。

如前所示，具有分離柵結(jié)構(gòu)的eeprom使用范圍更廣，圖1示出目前一種分離柵結(jié)構(gòu)的eeprom器件的剖面示意圖，如圖1所示，該eeprom器件包括半導體襯底100，所述半導體襯底包括存儲區(qū)，在所述存儲區(qū)中形成彼此分離的選擇刪(sg)103和浮刪104。其中，所述選擇柵103形成在選擇柵氧化層101之上；所述浮刪104形成在遂穿氧化層102之上。

在所述浮刪104兩側(cè)的半導體襯底100中形成有輕摻雜(ldd)源105和輕摻雜漏106。輕摻雜(ldd)源105和輕摻雜漏106為該eeprom器件提供讀或編程用的電子，即穿過遂穿氧化層102進入浮刪104或從浮刪104穿過遂穿氧化層102進入溝道以完成編程或擦除等操作。在本實施例中，為了使浮刪104和襯底100中的輕摻雜(ldd)源105、輕摻雜漏106有重疊部分，輕摻雜(ldd)源105和輕摻雜漏106部分延伸至遂穿氧化層102之下。示例性地，在本實施例中，輕摻雜(ldd)源105、輕摻雜漏106的摻雜類型為n型。

在所述浮刪104的側(cè)壁和頂部上形成有柵極介電層107，在所述柵極介電層107之上形成有控制柵(cg)108，控制108包括位于浮刪107頂部的部分，以及位于浮刪104側(cè)壁、柵極介電層107之上的部分。這樣設置為了保證控制柵108與襯底100中的輕摻雜(ldd)源105、輕摻雜漏106有重疊部分。

在所述存儲區(qū)中在所述選擇柵103和浮柵104兩側(cè)的半導體襯底100中形成有源極(s)109和漏極(d)110，在所述選擇柵103和浮柵104之間的半導體襯底100中形成有源漏結(jié)111(即，內(nèi)部結(jié)，或選擇柵103和浮柵104共用的源/漏區(qū))，所述源極109位于所述浮柵104遠離所述選擇柵103的一側(cè)，所述漏極110位于所述選擇柵 103遠離所述浮柵104的一側(cè)。示例性地，在本實施例中，源極(s)109和漏極(d)110、源漏結(jié)111的摻雜類型為n型。

可以理解的是，圖1所示的eeprom器件僅示意性給出一個存儲區(qū)中的一個存儲單元，其可以存儲一位數(shù)據(jù)(1bite)，實際上的eeprom包括多個圖1所示的存儲單元，以存儲多位數(shù)據(jù)，并且不僅包括由存儲單元構(gòu)成的存儲區(qū)，還可包括邏輯區(qū)，以實現(xiàn)邏輯操作或控制。

雖然圖1所示eeprom器件具有各種優(yōu)點，但是如前所述由于制作工藝原因，存在很多問題，下面結(jié)合制作工藝對目前存在問題進行說明。

圖2示出了目前一種制作圖1所示的eeprom器件的方法流程圖。如圖2所示，該制作方法包括下述步驟：步驟201，提供半導體襯底，所述半導體襯底包括存儲區(qū)和邏輯區(qū)，在所述存儲區(qū)和邏輯區(qū)的半導體襯底上形成第一多晶硅層，并圖形化所述第一多晶硅層，以在所述存儲區(qū)形成選擇柵和浮柵；步驟202，形成覆蓋所述半導體襯底、選擇柵和浮柵的柵極介電層和第二多晶硅層；步驟203，圖形化所述存儲區(qū)中的第二多晶硅層，以形成控制柵；步驟204，圖形化所述邏輯區(qū)中的第二多晶硅層形成邏輯柵。

由于這種工藝先利用第一多晶硅層形成選擇柵和浮柵，這樣當沉積第二多晶層時，由于選擇柵和浮柵臺階高度(stephigh)原因，選擇柵和浮柵側(cè)壁上的第二多晶硅層較厚，使得后續(xù)形成控制柵時，容易選擇柵和浮柵側(cè)壁上產(chǎn)生多晶硅殘余，因而需要大量過刻蝕(overetch)來去除該多晶硅殘余，并且即使經(jīng)過刻蝕，仍然會存在多晶硅殘余。此外，這種多晶硅殘余問題使得存儲區(qū)和邏輯區(qū)過刻蝕量不同，因而控制柵和邏輯柵需要分兩步形成，這增加光罩的數(shù)量以及工藝步驟和成本。并且在過刻蝕過程中會暴露柵極介電層(ono，氧化物-氮化物-氧化物)結(jié)構(gòu)，造成氮化硅損傷，并因此增加了氮化硅移除步驟。

鑒于上述問題，本發(fā)明提出了對eeporm器件的結(jié)構(gòu)和制作方法進行了改進，在本發(fā)明的制作方法中，第一多晶硅層僅用于形浮柵，而第二多晶硅層則用于形成選擇柵、控制柵和邏輯柵，并且浮柵兩側(cè) 的第二多晶硅層用作第一控制柵，浮柵頂部的第二多晶層用作第二控制柵，這樣一方面由于選擇柵是后形成的，則不再需要對選擇柵側(cè)壁上的第二多晶層進行過刻蝕；另一方面，由于浮柵側(cè)壁上第二多晶硅層直接用作第一控制柵，因而也不在需要對浮柵側(cè)壁上的第二多晶硅層進行過刻蝕；因此本發(fā)明的制作方法，可以大大減少第二多晶硅層的過刻蝕量，使得不僅大大減少第二多晶硅層的過刻蝕時間，而且在利用第二多晶硅制作選擇柵和浮柵的同時還可制作邏輯柵，不再需要執(zhí)行前述氮化硅移除步驟和單獨的邏輯柵形成步驟，減少了光罩數(shù)量和工藝步驟，降低了工藝成本，提高了工藝效率。

本發(fā)明的eeprom器件，由于具有兩個相互分離的控制柵，因而一個可以用于進行讀/編程操作，另一個可以用于加密操作，滿足人們對eeporm器件的加密需求。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的結(jié)構(gòu)及步驟，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

實施例一

本發(fā)明還提出一種半導體器件的制作方法，下面結(jié)合圖3以及圖4a至圖4e對本發(fā)明一實施方式的半導體器件的制作方法做詳細描述。其中，圖3示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法的步驟流程圖；圖4a～圖4e示出了示出了根據(jù)本發(fā)明一實施方式的半導體器件的制作方法各步驟所獲得半導體器件的剖面示意圖。

本實施例的提出的半導體器件的制作方法，用于制作eeprom器件，該制作方法包括下述步驟：

步驟301，首先如圖4a所示，提供半導體襯底400，所述半導體襯底400包括存儲區(qū)ee和邏輯區(qū)lg，在所述存儲區(qū)ee和邏輯區(qū)lg的半導體襯底上形成第一多晶硅層401，然后如圖4b所示，圖形化所述第一多晶硅層401，以在所述存儲區(qū)ee中形成浮柵402。

其中，半導體襯底400可以是以下所提到的材料中的至少一種：si、ge、sige、sic、sigec、inas、gaas、inp或者其它iii/v化合物半導體，還包括這些半導體構(gòu)成的多層結(jié)構(gòu)等或者為絕緣體上硅 (soi)、絕緣體上層疊硅(ssoi)、絕緣體上層疊鍺化硅(s-sigeoi)、絕緣體上鍺化硅(sigeoi)以及絕緣體上鍺(geoi)等。作為示例，在本實施例中，半導體襯底400的構(gòu)成材料選用p型單晶硅。

可以理解的是，存儲區(qū)ee和邏輯區(qū)lg可以通過例如sti(淺溝槽隔離結(jié)構(gòu))、場隔離等隔離結(jié)構(gòu)分離。在本實施例中，出于簡潔的目的，僅示意性示出核心區(qū)的器件。此外，在形成第一多晶硅層401或浮柵402之前，還包括形成隧穿氧化層的步驟，其采用本領域常用方法，例如熱氧化法、化學氧化法形成，在此不再贅述。

圖形化所述第一多晶硅層401，以在所述存儲區(qū)ee中形成浮柵402采用本領域常用的方法，比如先沉積光刻膠層，然后通過曝光、顯影等操作定義該光刻膠層，然后以光刻膠層為掩膜通過濕法和干法刻蝕工藝刻蝕第一多晶硅層401，以在存儲區(qū)ee中形成浮柵402。

在本實施中，如圖4a和圖4b所示，在圖形化所述第一多晶硅層401時，除保留所述第一多晶硅層401與所述浮柵402對應的部分之外，去除所述第一多晶硅層401位于所述存儲區(qū)ee和邏輯區(qū)lg上的其余部分。

步驟302，如圖4c所示，在所述浮柵402的側(cè)壁和頂部上形成柵極介電層403。

柵極介電層403通過本領域常用方法形成，在此不再贅述。優(yōu)選地，柵極介電層403采用on結(jié)構(gòu)(即，氧化物-氮化物)或者ono結(jié)構(gòu)(即，氧化物-氮化物-氧化物結(jié)構(gòu))，這樣既具有良好的界面性能，又具有良好的介電性能。

步驟303，首先如圖4d所示，形成覆蓋所述半導體襯底400和浮柵402(或柵極介電層403)的第二多晶硅層404，然后如圖4e所示圖形化所述第二多晶硅層404，以在所述存儲區(qū)ee中形成選擇柵405和控制柵，在所述邏輯區(qū)lg中形成邏輯柵408。

其中，所述控制柵包括位于所述浮柵402側(cè)壁上且在所述柵極介電層403之上的第一控制柵406和位于所述浮柵402頂部且在所述柵極介電層403之上的第二控制柵407。所述第一控制柵406和所述第 二控制柵407彼此分離。即，第一控制柵406和所述第二控制柵407電隔離。

所述第二多晶硅層404的圖形化采用本領域常用方法，比如沉積光刻膠層，然后通過曝光、顯影等操作定義該光刻膠層，然后以光刻膠層為掩膜通過濕法和干法刻蝕工藝刻蝕第二多晶硅層404，以在存儲區(qū)ee中選擇柵和控制柵，在所述邏輯區(qū)形成邏輯柵。

在本實施例中，所述存儲區(qū)中的選擇柵和控制柵以及所述邏輯區(qū)中的邏輯柵在同一步驟中形成，因而減少了光罩數(shù)量、工藝步驟，提高了工藝效率，降低了工藝成本。

步驟304，在所述存儲區(qū)中在所述選擇柵和第一控制柵兩側(cè)形成源極和漏極，以及位于所述選擇柵和第一控制柵之間的源漏結(jié)，所述漏極位于所述選擇柵遠離所述第一控制柵的一側(cè)，所述源極位于所述第一控制柵的遠離所述選擇柵的一側(cè)。

所述源極、漏極和源漏結(jié)(內(nèi)部結(jié))可以通過本領域常用方法形成，比如離子注入。示例性地，在本實施例中，所述源極、漏極和源漏結(jié)為n型，即摻雜離子為n型，例如磷(p)。

至此，完成了根據(jù)本發(fā)明實施例的方法實施的工藝步驟，可以理解的是，本實施例半導體器件制作方法不僅包括上述步驟，在上述步驟之前、之中或之后還可包括其他需要的步驟，比如在浮柵兩側(cè)的半導體襯底中形成輕摻雜源漏(ldd)、或埋入?yún)^(qū)(buriedn+)，或者形成接觸孔和金屬互連層的步驟，其都包括在本實施制作方法的范圍內(nèi)。并且上述步驟的順序并不構(gòu)成限定，其可以根據(jù)需要調(diào)整各個步驟的前后順序。源漏極、輕摻雜區(qū)等可以在浮柵形成之前形成，也可以在浮柵形成之后形成。

進一步地，雖然在本實施例中，半導體襯底包括存儲區(qū)和邏輯區(qū)，但是也可以僅包括存儲區(qū)(即，僅用于形成存儲單元)，換句話說，本實施例的半導體器件的制作方法，可以用于制作僅包絡存儲區(qū)的器件，也可用于制作包括存儲區(qū)和邏輯區(qū)二者的器件。

根據(jù)本實施例的半導體器件的制作方法，第一多晶硅層僅用于形浮柵，而第二多晶硅層則用于形成選擇柵、控制柵和邏輯柵，并且浮 柵兩側(cè)的第二多晶硅層用作第一控制柵，浮柵頂部的第二多晶層用作第二控制柵，這樣一方面由于選擇柵是后形成的，則不再需要對選擇柵側(cè)壁上的第二多晶層進行過刻蝕；另一方面，由于浮柵側(cè)壁上第二多晶硅層直接用作第一控制柵，因而也不在需要對浮柵側(cè)壁上的第二多晶硅層進行過刻蝕；因此本發(fā)明的制作方法，可以大大減少第二多晶硅層的過刻蝕量，使得不僅大大減少第二多晶硅層的過刻蝕時間(例如，使過刻蝕時間從320秒減少至70秒)，而且在利用第二多晶硅制作選擇柵和浮柵的同時還可制作邏輯柵，不再需要執(zhí)行前述氮化硅移除步驟和單獨的邏輯柵形成步驟，減少了光罩數(shù)量和工藝步驟，降低了工藝成本，提高了工藝效率。

此外，由于克服了多晶硅殘余和氮化硅損傷問題，本實施例的半導體器件制作方法形成的半導體器件，不再出現(xiàn)因多晶硅殘余和氮化硅損傷造成的性能下降或耐久性較低的問題。

實施例二

本發(fā)明還提出一種eeprom器件，如圖5所示，該eepromp器件包括半導體襯底500，所述半導體襯底500包括存儲區(qū)ee和邏輯區(qū)lg，在所述存儲區(qū)ee中形成彼此分離的選擇刪(sg)503和浮刪504。其中，所述選擇柵503形成在選擇柵氧化層501之上；所述浮刪504形成在遂穿氧化層502之上。

在所述浮刪504兩側(cè)的半導體襯底500中形成有輕摻雜(ldd)源505和輕摻雜漏506。輕摻雜(ldd)源505和輕摻雜漏506為該eeprom器件提供讀或編程用的電子，即穿過遂穿氧化層502進入浮刪504或從浮刪504穿過遂穿氧化層502進入溝道以完成編程、擦除操作。在本實施例中，為了使浮刪504和襯底500中的輕摻雜(ldd)源505、輕摻雜漏506有重疊部分，輕摻雜(ldd)源505和輕摻雜漏506部分延伸至遂穿氧化層502之下。示例性地，在本實施例中，輕摻雜(ldd)源505、輕摻雜漏506的摻雜類型為n型。

在所述浮刪504的側(cè)壁和頂部上形成有柵極介電層507，在所述柵極介電層507之上形成有控制柵(cg)，所述控制柵包括位于浮504側(cè)壁且在所述柵極介電層507之上的第一控制柵508，和在所述浮柵 504頂部且在在所述柵極介電層507之上的第二控制控制柵509。所述第一控制柵508和第二控制柵509彼此分離，即第一控制柵508和第二控制柵509電隔離。

在所述存儲區(qū)中在所述選擇柵503和第一控制柵508兩側(cè)的半導體襯底500中形成有源極(s)510和漏極(d)511，在所述選擇柵503和第一控制柵508之間的半導體襯底500中形成有源漏結(jié)512(即，內(nèi)部結(jié)，或選擇柵503和浮柵504共用的源/漏區(qū))，所述源極510位于所述第一控制柵508遠離所述選擇柵503的一側(cè)，所述漏極110位于所述選擇柵103遠離第一控制柵508的一側(cè)。示例性地，在本實施例中，源極(s)510和漏極(d)511、源漏結(jié)512的摻雜類型為n型。

可以理解的是，圖5所示的eeprom器件僅示意性給出一個存儲區(qū)中的一個存儲單元，其可以存儲一位數(shù)據(jù)(1bite)，實際上的eeprom包括多個圖5所示的存儲單元，以存儲多位數(shù)據(jù)，并且不僅包括由存儲單元構(gòu)成的存儲區(qū)，還可包括邏輯區(qū)，以實現(xiàn)邏輯操作或控制。

此外，本實施例的eeprom器件還包括用于連接的接觸孔，比如控制柵接觸孔cgct，選擇柵接觸孔sgct等等。

優(yōu)選地，本實施例提出的半導體器件，采用前述制作方法形成，因而所述存儲區(qū)ee中的選擇柵504和控制柵在同一步驟中形成。

進一步地，本實施例的eeprom器件還包括邏輯區(qū)lg，在所述邏輯區(qū)lg中形成有邏輯柵513以及與所述邏輯柵513對應的柵極氧化層和源漏極(圖未示)。同樣，優(yōu)選地，所述存儲區(qū)ee中的選擇柵503和控制柵504以及所述邏輯區(qū)lg中的邏輯柵513在同一步驟中形成。

本實施例提出的半導體器件，由于具有分離的第一控制柵508和第二控制柵509，因而可以通過第一控制柵508實現(xiàn)常規(guī)的讀、寫、擦除操作，通過第二控制柵509實現(xiàn)加密操作。下面將結(jié)合圖6a至圖6c對本實施例的eeprom器件的工作原理進行說明。其中，圖6a示出圖5所示的eeporm器件進行讀操作時的電路狀態(tài)示意圖；圖6b示出了圖5所示eeprom器件進行編程操作時的電路狀態(tài)示 意圖；圖6c示出了圖5所示eeprom器件進行擦除操作時的電路狀態(tài)示意圖。其中，源極s接地(gnd)，漏極d與位線bl連接，選擇柵sg與字線wl連接。

如圖6a所示，當進行讀(read)操作時，示例性地，在字線wl上施加3.3v的電壓，在第一控制柵cg1上施加1.8v的電壓，這時t2晶體管導通，如果浮柵中沒有存儲負電荷(電子)，則t1晶體管導通，在位線bl上讀出0，如果浮柵中存儲有負電荷(電子)，則t1晶體管截止，在位線bl上讀出1。

進一步地，如果該eeporm器件被加密，則在沒有輸入正確密碼時，如果進行讀操作，則控制單元會在第二控制柵cg2上施加15v的高電壓，此時無論浮柵中有沒有存儲負電荷(電子)，t1晶體管都導通，因而無法讀出數(shù)據(jù)。

如圖6b所示，當進行編程操作(寫1)時，在字線wl上施加16v的高電壓，在第一控制柵cg1上施加15v的高電壓，位線bl接地，這時，在第一控制柵cg1上高壓的作用下，吸引輕摻雜漏區(qū)(或溝道)電子穿過隧穿氧化層進入浮柵，形成存儲電荷，并使t1晶體管開啟電壓增大，成為高開啟電壓管。當進行讀操作時，第一控制柵cg1上僅施加1.8v的電壓，t1晶體管不會導通，表示讀出數(shù)據(jù)為1。

進一步地，如果該eeporm器件被加密，則在沒有輸入正確密碼時，如果進行編程操作(寫1)，則控制單元會在第二控制柵cg2上施加負15v的負高電壓，其將第抵消第一控制柵cg1施加的電壓的作用，電子無法穿過隧穿氧化層進入浮柵，因而不能進行編程操作(寫1)。

如圖6c所示，當擦除操作(寫0)時，示例性地，在字線wl上施加16v高電壓，在位線bl上施加13.5v的高電壓，第一控制柵cg1接地，這時翻轉(zhuǎn)拉力方向，將負電荷從浮柵中拉出，通過溝道區(qū)放電，使t1晶體管開啟電壓降低，成為低開啟電壓管。當進行讀操作時，在第一控制柵cg1上施加的電壓作用下，t1晶體管導通，讀出0。

進一步地，如果該eeporm器件被加密，則在沒有輸入正確密 碼時，如果進行擦除操作，則控制單元會在第二控制柵cg2上施加15v的高電壓，此時在第二控制柵cg2上施加的高電壓的作用下，浮柵中存儲負電荷不會被從浮柵中拉出，因而無法進行擦除操作。

可以理解的是，上述說明過程中使用的電壓僅是示例性的，在其他實施例中，可以根據(jù)器件的閾值電壓以及電路設計要求設置其他合適的操作電壓和加密電壓。

本實施例提出的半導體器件，不僅可以實現(xiàn)編程、讀、擦除操作還可以實現(xiàn)加密。此外，本實施例提出的半導體器件具有更好的性能和耐久性。

實施例三

本發(fā)明的再一個實施例提供一種電子裝置，包括上述半導體器件以及與所述半導體器件相連的電子組件。其中，該半導體器件包括：半導體襯底，所述半導體襯底包括存儲區(qū)，在所述存儲區(qū)中形成有源極和漏極；在所述存儲區(qū)中在所述源漏極之間的半導體襯底上形成有選擇柵和浮柵，所述選擇柵和所述浮柵彼此分離，所述選擇柵和浮柵之間的半導體襯底中形成有源漏結(jié)，所述漏極位于所述選擇柵遠離所述浮柵的一側(cè)，所述源極位于所述浮柵遠離所述選擇柵的一側(cè)；在所述浮柵的側(cè)壁和頂部形成有柵極介電層，在所述浮柵的側(cè)壁上形成有位于所述柵極介電層之上的第一控制柵，在所述浮柵的頂部形成有位于所述柵極介電層之上的第二控制柵，其中所述第一控制柵和第二控制柵彼此分離。

進一步地，所述存儲區(qū)中的選擇柵和控制柵在同一步驟中形成。

進一步地，所述半導體襯底還包括邏輯區(qū)，在所述邏輯區(qū)中形成有邏輯柵以及與所述邏輯柵對應的源漏極。

進一步地，所述存儲區(qū)中的選擇柵和控制柵以及所述邏輯區(qū)中的邏輯柵在同一步驟中形成。

進一步地，所述第一控制柵在施加有操作電壓時可以進行讀、編程或擦除操作。

進一步地，所述第二控制柵在施加有加密電壓時使得所述半導體器件無法進行讀、編程或擦除操作。

其中，該電子組件，可以為分立器件、集成電路等任何電子組件。

本實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、vcd、dvd、導航儀、照相機、攝像機、錄音筆、mp3、mp4、psp等任何電子產(chǎn)品或設備，也可為任何包括該半導體器件的中間產(chǎn)品。

其中，圖7示出手機的示例。手機700的外部設置有包括在外殼701中的顯示部分702、操作按鈕703、外部連接端口704、揚聲器705、話筒706等。

本發(fā)明實施例的電子裝置，由于所包含的半導體器件不僅可以實現(xiàn)編程、讀、擦除操作還可以實現(xiàn)加密，并且具有更好的性能和耐久性。因此該電子裝置同樣具有類似的優(yōu)點。

本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。