本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

在半導(dǎo)體結(jié)構(gòu)制造過程中，半導(dǎo)體結(jié)構(gòu)表面的鈍化是關(guān)鍵技術(shù)之一。通過在半導(dǎo)體結(jié)構(gòu)表面形成鈍化層，可以減少半導(dǎo)體結(jié)構(gòu)內(nèi)部氧化層中的各種電荷，增強(qiáng)半導(dǎo)體結(jié)構(gòu)對離子沾污的阻擋能力，保護(hù)半導(dǎo)體結(jié)構(gòu)的內(nèi)部器件的互連以及半導(dǎo)體結(jié)構(gòu)表面的電特性，防止半導(dǎo)體結(jié)構(gòu)的器件受到機(jī)械損傷或化學(xué)損傷。

但是，現(xiàn)有技術(shù)鈍化層的形成質(zhì)量較差。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，提高鈍化層的形成質(zhì)量。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括：提供基底；在所述基底上形成頂層金屬層；在所述頂層金屬層中形成露出所述基底的第一開口；形成位于所述第一開口底部基底上的第一底層鈍化層，以及位于所述頂層金屬層上且與所述第一底層鈍化層分立的第二底層鈍化層；形成覆蓋所述頂層金屬層、第一底層鈍化層和第二底層鈍化層的導(dǎo)電層；在所述導(dǎo)電層中形成第二開口，所述第二開口暴露出所述第一底層鈍化層，且所述第二開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平；在所述第二開口底部、側(cè)壁和部分導(dǎo)電層上形成頂層鈍化層。

可選的，形成第一底層鈍化層的步驟中，所述第一底層鈍化層僅覆蓋所述第一開口底部基底，或者，所述第一底層鈍化層覆蓋所述第一開口底部基底，還覆蓋所述第一開口兩側(cè)的部分頂層金屬層。

可選的，所述第一底層鈍化層和相鄰第二底層鈍化層的間距為0.5μm至1μm。

可選的，所述導(dǎo)電層的厚度為0.9μm至3μm。

可選的，形成所述導(dǎo)電層的工藝為物理氣相沉積工藝。

可選的，在所述導(dǎo)電層中形成第二開口的步驟包括：在所述導(dǎo)電層上形成圖形層，所述圖形層內(nèi)具有露出所述導(dǎo)電層的第三開口，且所述第三開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平；以所述圖形層為掩膜，采用等離子體干法刻蝕工藝，沿所述第三開口刻蝕去除所述導(dǎo)電層，直至露出所述第一底層鈍化層，在所述導(dǎo)電層中形成第二開口；去除所述圖形層。

可選的，所述導(dǎo)電層的材料為鋁、銅或鋁銅合金。

可選的，形成第一底層鈍化層的步驟中，所述第一底層鈍化層包括依次位于所述基底上的氮化硅層、氧化硅層以及氮氧化硅層。

可選的，所述頂層鈍化層包括氧化硅層，以及位于所述氧化硅層上的氮化硅層。

可選的，所述頂層金屬層的材料為鋁、銅或鋁銅合金。

相應(yīng)的，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括：基底；頂層金屬層，位于所述基底上，所述頂層金屬層暴露出部分所述基底；第一底層鈍化層，位于所述頂層金屬層暴露出的基底上；第二底層鈍化層，位于所述頂層金屬層上且與所述第一底層鈍化層分立；導(dǎo)電層，覆蓋所述頂層金屬層和第二底層鈍化層，所述導(dǎo)電層內(nèi)具有開口，所述開口暴露出所述第一底層鈍化層，且所述開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平；頂層鈍化層，位于所述開口底部、側(cè)壁和部分導(dǎo)電層上。

可選的，所述第一底層鈍化層僅位于所述頂層金屬層暴露出的基底上，或者，所述第一底層鈍化層位于所述頂層金屬層暴露出的基底上，還位于部分頂層金屬層上。

可選的，所述第一底層鈍化層和相鄰第二底層鈍化層的間距為0.5μm至1μm。

可選的，所述導(dǎo)電層的厚度為0.9μm至3μm。

可選的，所述導(dǎo)電層的材料為鋁、銅或鋁銅合金。

可選的，所述第一底層鈍化層包括依次位于所述基底上的氮化硅層、氧化硅層以及氮氧化硅層。

可選的，所述頂層鈍化層包括氧化硅層，以及位于所述氧化硅層上的氮化硅層。

可選的，所述頂層金屬層的材料為鋁、銅或鋁銅合金。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明在頂層金屬層中形成露出基底的第一開口后，形成位于所述第一開口底部基底上的第一底層鈍化層，以及位于所述頂層金屬層上且與所述第一底層鈍化層分立的第二底層鈍化層；在所述導(dǎo)電層中形成第二開口時，所述第二開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平，形成導(dǎo)電層時所述導(dǎo)電層可以填充在第一底層鈍化層和第二鈍化層之間的空隙中，且與第一底層鈍化層和第二底層鈍化層之間的頂層金屬層相接觸，因此，所述第一底層鈍化層的頂部拐角區(qū)域位置處，所述導(dǎo)電層無拐角存在，所述導(dǎo)電層的側(cè)壁與所述第一底層鈍化層和頂層鈍化層均為平面接觸；與側(cè)壁帶有拐角的導(dǎo)電層方案相比，所述第一底層鈍化層的頂部拐角區(qū)域位置處，所述導(dǎo)電層的應(yīng)力較小，相應(yīng)地，所述位置處所述頂層鈍化層承受的應(yīng)力較小，從而可以減小所述區(qū)域頂層鈍化層因承受過大應(yīng)力而斷裂的問題，進(jìn)而可以提高所述頂層鈍化層的形成質(zhì)量。

附圖說明

圖1至圖5是現(xiàn)有技術(shù)半導(dǎo)體結(jié)構(gòu)的制造方法一實(shí)施例中各步驟對應(yīng)結(jié)構(gòu)示意圖；

圖6是現(xiàn)有技術(shù)半導(dǎo)體結(jié)構(gòu)一實(shí)施例的電鏡圖；

圖7至圖14是本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法一實(shí)施例中各步驟對應(yīng)結(jié)構(gòu)示意圖；

圖15是本發(fā)明半導(dǎo)體結(jié)構(gòu)一實(shí)施例的結(jié)構(gòu)示意圖；

圖16是本發(fā)明半導(dǎo)體結(jié)構(gòu)另一實(shí)施例的結(jié)構(gòu)示意圖。

具體實(shí)施方式

現(xiàn)有技術(shù)鈍化層的形成質(zhì)量較差，結(jié)合現(xiàn)有技術(shù)半導(dǎo)體結(jié)構(gòu)的制造方法分析其原因。結(jié)合參考圖1至圖5，示出了現(xiàn)有技術(shù)半導(dǎo)體結(jié)構(gòu)的制造方法一實(shí)施例中各步驟對應(yīng)結(jié)構(gòu)示意圖。

參考圖1，提供基底100，在所述基底100表面形成頂層金屬層110，在所述頂層金屬層110中形成暴露出所述基底100的第一開口111。

參考圖2，在所述第一開口111底部的基底100上形成底層鈍化層121，所述底層鈍化層121還覆蓋所述第一開口111兩側(cè)的部分頂層金屬層110。

參考圖3，形成覆蓋所述頂層金屬層110和底層鈍化層121的導(dǎo)電膜130。

參考圖4，圖形化所述導(dǎo)電膜130(如圖3所示)，在所述導(dǎo)電膜130中形成露出所述底層鈍化層121的第二開口132，圖形化后的導(dǎo)電膜130為導(dǎo)電層131。

參考圖5，形成覆蓋所述第二開口132底部、側(cè)壁和所述導(dǎo)電層131的部分頂部表面的頂層鈍化層141。

所述頂層鈍化層141用于保護(hù)所述導(dǎo)電層131以及半導(dǎo)體結(jié)構(gòu)內(nèi)部器件的互連，還用于暴露出部分所述導(dǎo)電層131，以實(shí)現(xiàn)所述導(dǎo)電層131與外部電路的連接。

但是，所述頂層鈍化層141的形成質(zhì)量較差。具體地，結(jié)合參考圖5和圖6，其中，圖6是所述半導(dǎo)體結(jié)構(gòu)的電鏡圖。所述導(dǎo)電層131為金屬材料層，所述導(dǎo)電層131內(nèi)具有應(yīng)力；隨著集成電路特征尺寸的持續(xù)減小，所述導(dǎo)電層131之間的間距(即所述第二開口132的開口尺寸)越來越小，相應(yīng)地，所述導(dǎo)電層131內(nèi)的應(yīng)力也越大；此外，經(jīng)研究發(fā)現(xiàn)，所述導(dǎo)電層131內(nèi)的應(yīng)力分布中，在導(dǎo)電層131側(cè)壁的拐角處(圖5所示區(qū)域a)的應(yīng)力最大，所述導(dǎo)電層131拐角的一面與底層鈍化層121相接觸另一面與頂層鈍化層141相接觸，區(qū)域a的應(yīng)力最大。且所述導(dǎo)電層131的厚度越大，區(qū)域a的應(yīng)力也越大。因此，如圖6所示，區(qū)域a附近的頂層鈍化層141容易因承受過大的應(yīng)力而發(fā)生斷裂。

為了解決所述技術(shù)問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括：提供基底；在所述基底上形成頂層金屬層；在所述頂層金屬層中形成露出所 述基底的第一開口；形成位于所述第一開口底部基底上的第一底層鈍化層，以及位于所述頂層金屬層上且與所述第一底層鈍化層分立的第二底層鈍化層；形成覆蓋所述頂層金屬層、第一底層鈍化層和第二底層鈍化層的導(dǎo)電層；在所述導(dǎo)電層中形成第二開口，所述第二開口暴露出所述第一底層鈍化層，且所述第二開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平；在所述第二開口底部、側(cè)壁和部分導(dǎo)電層上形成頂層鈍化層。

本發(fā)明在頂層金屬層中形成露出基底的第一開口后，形成位于所述第一開口底部基底上的第一底層鈍化層，以及位于所述頂層金屬層上且與所述第一底層鈍化層分立的第二底層鈍化層；在所述導(dǎo)電層中形成第二開口時，所述第二開口的側(cè)壁與所述第一底層鈍化層的側(cè)壁齊平，形成導(dǎo)電層時所述導(dǎo)電層可以填充在第一底層鈍化層和第二鈍化層之間的空隙中，且與第一底層鈍化層和第二底層鈍化層之間的頂層金屬層相接觸，因此，所述第一底層鈍化層的頂部拐角區(qū)域位置處，所述導(dǎo)電層無拐角存在，所述導(dǎo)電層的側(cè)壁與所述第一底層鈍化層和頂層鈍化層均為平面接觸；與側(cè)壁帶有拐角的導(dǎo)電層方案相比，所述第一底層鈍化層的頂部拐角區(qū)域位置處，所述導(dǎo)電層的應(yīng)力較小，相應(yīng)地，所述位置處所述頂層鈍化層承受的應(yīng)力較小，從而可以減小所述區(qū)域頂層鈍化層因承受過大應(yīng)力而斷裂的問題，進(jìn)而可以提高所述頂層鈍化層的形成質(zhì)量。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

圖7至圖14是本發(fā)明半導(dǎo)體結(jié)構(gòu)的制造方法一實(shí)施例中各步驟對應(yīng)結(jié)構(gòu)示意圖。

參考圖7，提供基底200。

所述基底200包括襯底(圖未示)。本實(shí)施例中，所述襯底為硅襯底，所述基底200內(nèi)形成有器件結(jié)構(gòu)(圖未示)。

在其他實(shí)施例中，所述襯底的材料還可以為鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底還能夠?yàn)榻^緣體上的硅襯底或者絕緣體上的鍺襯底。

參考圖8，在所述基底200上形成頂層金屬層210。

所述頂層金屬層210用于在后續(xù)工藝中與導(dǎo)電層相接觸，從而實(shí)現(xiàn)與外部電路的連接。

本實(shí)施例中，所述頂層金屬層210的材料為銅。在其他實(shí)施例中，所述頂層金屬層210的材料還可以為鋁或鋁銅合金等導(dǎo)電材料。

參考圖9，在所述頂層金屬層210中形成露出所述基底200的第一開口211。

所述第一開口211為后續(xù)形成底層鈍化層提供空間位置。

具體地，形成所述第一開口211的步驟包括：在所述頂層金屬層210上形成光刻膠層(圖未示)，所述光刻膠層中定義有第一開口圖形；以所述光刻膠層為掩膜，刻蝕所述頂層金屬層210，直至露出所述基底200，在所述頂層金屬層210中形成露出所述基底200的第一開口211；去除所述光刻膠層。

結(jié)合參考圖10和圖11，形成位于所述第一開口211(如圖9所示)底部基底200上的第一底層鈍化層221(如圖11所示)，以及位于所述頂層金屬層210上且與所述第一底層鈍化層221分立的第二底層鈍化層222(如圖11所示)。

所述第一底層鈍化層221和第二底層鈍化層222用于定義與外部電路連接的頂層金屬層210的區(qū)域，所述第一底層鈍化層221和第二底層鈍化層222暴露出的頂層金屬層210，在后續(xù)工藝中與導(dǎo)電層相接觸，從而實(shí)現(xiàn)半導(dǎo)體器件內(nèi)部電連接以及所述導(dǎo)電層與外部電路的連接。

具體地，形成所述第一底層鈍化層221和第二底層鈍化層222的步驟包括：形成覆蓋所述基底200和頂層金屬層210的底層鈍化膜220(如圖10所示)；圖形化所述底層鈍化膜220，形成相互分立的第一底層鈍化層221和第二底層鈍化層222，其中，所述第一底層鈍化層221位于所述第一開口211底部的基底200上，所述第二底層鈍化層222位于所述頂層金屬層210上。

本實(shí)施例中，所述第一底層鈍化層221的頂部尺寸l等于所述第一開口211(如圖9所示)的尺寸，也就是說，所述第一底層鈍化層221填充于所述第一開口211中且僅覆蓋所述第一開口211底部的基底200。

需要說明的是，在另一實(shí)施例中，所述第一底層鈍化層的頂部尺寸大于所述第一開口的尺寸，也就是說，所述第一底層鈍化層填充于所述第一開口中且覆蓋所述第一開口底部的基底，所述第一底層鈍化層還覆蓋所述第一開口兩側(cè)的部分頂層金屬層。

需要說明的是，所述第一底層鈍化層221與相鄰第二底層鈍化層222的間距m(如圖9所示)不宜過大，也不宜過小。如果所述間距m過小，容易導(dǎo)致后續(xù)在相鄰所述第一底層鈍化層221和第二底層鈍化層222之間形成導(dǎo)電層的空間變小，從而對導(dǎo)電層的形成質(zhì)量造成不良影響；此外，后續(xù)形成導(dǎo)電層后，所述導(dǎo)電層頂部具有臺階，所述臺階的形貌對后續(xù)工藝制程具有影響，而所述臺階的形貌受到所述間距m的影響，為此，所述間距m還不宜過大。本實(shí)施例中，所述第一底層鈍化層221與相鄰第二底層鈍化層222的間距m為0.5μm至1μm。

本實(shí)施例中，所述第一底層鈍化層221與第二底層鈍化層222為疊層結(jié)構(gòu)，包括依次位于所述基底200上的氮化硅層、氧化硅層以及氮氧化硅層。

在另一實(shí)施例中，所述第一底層鈍化層與第二底層鈍化層包括依次位于所述基底上的第一氮化硅層、氧化硅層以及第二氮化硅層。

參考圖12，形成覆蓋所述頂層金屬層210、第一底層鈍化層221和第二底層鈍化層222的導(dǎo)電層230。

所述導(dǎo)電層230與所述頂層金屬層210相接觸，用于實(shí)現(xiàn)半導(dǎo)體器件與外部電路的連接。

本實(shí)施例中，所述導(dǎo)電層230的材料為鋁。在其他實(shí)施例中，所述導(dǎo)電層的材料還可以為銅或鋁銅合金等導(dǎo)電材料。

本實(shí)施例中，形成所述導(dǎo)電層230的工藝為物理氣相沉積工藝；物理氣相沉積工藝形成的導(dǎo)電層230具有較好的填充效果，可以在第一底層鈍化層221和第二底層鈍化層222之間的空隙中填充導(dǎo)電層材料。

需要說明的是，所述導(dǎo)電層230的厚度不宜過厚，也不宜過薄。如果所述導(dǎo)電層230的厚度過薄，形成的導(dǎo)電層230對所述第二底層鈍化層222的覆蓋效果不佳，容易導(dǎo)致所述第二底層鈍化層222暴露在外；如果所述導(dǎo)電 層230的厚度過厚，容易導(dǎo)致在所述第一底層鈍化層221和第二底層鈍化層222之間空隙中的填充效果變差，從而導(dǎo)致所述導(dǎo)電層230中具有孔缺陷。為此，本實(shí)施例中，所述導(dǎo)電層230的厚度為0.9μm至3μm。

參考圖13，在所述導(dǎo)電層230中形成第二開口232，所述第二開口232暴露出所述第一底層鈍化層221，且所述第二開口232的側(cè)壁與所述第一底層鈍化層221的側(cè)壁齊平。

所述第二開口232為后續(xù)形成頂層鈍化層提供空間位置。

具體地，在所述導(dǎo)電層230中形成第二開口232的步驟包括：在所述導(dǎo)電層230表面形成圖形層(圖未示)，所述圖形層內(nèi)具有露出所述導(dǎo)電層230的第三開口(圖未示)，且所述第三開口的側(cè)壁與所述第一底層鈍化層221的側(cè)壁齊平；以所述圖形層為掩膜，采用等離子體干法刻蝕工藝，沿所述第三開口刻蝕去除所述導(dǎo)電層230，直至露出所述第一底層鈍化層221，在所述導(dǎo)電層230中形成第二開口232。

需要說明的是，本實(shí)施例中，所述第二開口232的側(cè)壁與所述第一底層鈍化層221的側(cè)壁齊平。因此，在所述第一底層鈍化層221的頂部拐角區(qū)域b(如圖13所示)位置處，所述導(dǎo)電層230的側(cè)壁無拐角存在。

還需要說明的是，所述導(dǎo)電層230內(nèi)具有應(yīng)力，且在所述導(dǎo)電層230的應(yīng)力分布中，拐角區(qū)域的應(yīng)力最大，且導(dǎo)電層230的厚度越大，所述拐角區(qū)域的應(yīng)力也越大。本實(shí)施例中，由于所述第一底層鈍化層221的頂部拐角區(qū)域b位置處，所述導(dǎo)電層230的側(cè)壁無拐角存在，所述導(dǎo)電層230的側(cè)壁與所述第一底層鈍化層221為平面接觸，因此，與拐角接觸的技術(shù)相比，本實(shí)施例中所述頂部拐角區(qū)域b的導(dǎo)電層230內(nèi)的應(yīng)力較小。

參考圖14，在所述第二開口232底部、側(cè)壁和部分導(dǎo)電層230上形成頂層鈍化層241。

所述頂層鈍化層241用于保護(hù)所述導(dǎo)電層230以及所述半導(dǎo)體結(jié)構(gòu)表面，減少半導(dǎo)體結(jié)構(gòu)內(nèi)部氧化層中的各種電荷，增強(qiáng)半導(dǎo)體結(jié)構(gòu)對離子沾污的阻擋能力，保護(hù)半導(dǎo)體結(jié)構(gòu)的內(nèi)部器件的互連以及半導(dǎo)體結(jié)構(gòu)表面的電特性，還可以防止半導(dǎo)體結(jié)構(gòu)的器件受到機(jī)械損傷或化學(xué)損傷；此外，所述頂層鈍 化層241還用于暴露出部分所述導(dǎo)電層230，以實(shí)現(xiàn)所述導(dǎo)電層230與外部電路的連接。

本實(shí)施例中，所述頂層鈍化層241為疊層結(jié)構(gòu)，包括：氧化硅層，以及位于所述氧化硅層上的氮化硅層。其他實(shí)施例中，所述頂層鈍化層還可以為單層結(jié)構(gòu)，包括氧化硅層或氮化硅層。

需要說明的是，由于所述第一底層鈍化層221的頂部拐角區(qū)域b位置處，所述導(dǎo)電層230無拐角存在，相應(yīng)的，頂部拐角區(qū)域b的導(dǎo)電層230內(nèi)的應(yīng)力較小，從而可以避免頂部拐角區(qū)域b的頂層鈍化層241因承受過大的應(yīng)力而發(fā)生斷裂，進(jìn)而可以提高所述頂層鈍化層241的形成質(zhì)量。

參考圖15，相應(yīng)的，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)，包括：

基底300；

頂層金屬層310，位于所述基底300上，所述頂層金屬層310暴露出部分所述基底300；

第一底層鈍化層321，位于所述頂層金屬層310暴露出的基底300上；

第二底層鈍化層322，位于所述頂層金屬層310上且與所述第一底層鈍化層321分立；

導(dǎo)電層330，覆蓋所述頂層金屬層310和第二底層鈍化層322，所述導(dǎo)電層330內(nèi)具有開口332，所述開口332暴露出所述第一底層鈍化層321，且所述開口332的側(cè)壁與所述第一底層鈍化層321的側(cè)壁齊平；

頂層鈍化層341，位于所述開口332底部、側(cè)壁和部分導(dǎo)電層330上。

所述基底300包括襯底(圖未示)。本實(shí)施例中，所述襯底為硅襯底，所述基底300內(nèi)形成有器件結(jié)構(gòu)(圖未示)。

在其他實(shí)施例中，所述襯底的材料還可以為鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底還能夠?yàn)榻^緣體上的硅襯底或者絕緣體上的鍺襯底。

本實(shí)施例中，所述頂層金屬層310的材料為銅。在其他實(shí)施例中，所述頂層金屬層310的材料還可以為鋁或鋁銅合金等導(dǎo)電材料。

所述第一底層鈍化層321和第二底層鈍化層322用于定義與外部電路連接的頂層金屬層310的區(qū)域，所述第一底層鈍化層321和第二底層鈍化層322暴露出的頂層金屬層310，用于與所述導(dǎo)電層330相接觸，從而實(shí)現(xiàn)半導(dǎo)體器件內(nèi)部電連接以及所述導(dǎo)電層330與外部電路的連接。

本實(shí)施例中，所述第一底層鈍化層321僅位于所述頂層金屬層310暴露出的基底300上。

需要說明的是，在另一實(shí)施例中，所述第一底層鈍化層位于所述頂層金屬層暴露出的基底上，還位于部分頂層金屬層上。

需要說明的是，所述第一底層鈍化層321和相鄰第二底層鈍化層322的間距不宜過大，也不宜過小。如果所述間距過小，容易對位于所述第一底層鈍化層321和相鄰第二底層鈍化層322之間的導(dǎo)電層330的形成質(zhì)量造成不良影響；此外，所述導(dǎo)電層330頂部具有臺階，所述臺階的形貌對金屬工藝制程具有影響，而所述臺階的形貌受到所述間距的影響，為此，所述間距還不宜過大。本實(shí)施例中，所述第一底層鈍化層321和相鄰第二底層鈍化層322的間距為0.5μm至1μm。

本實(shí)施例中，第一底層鈍化層321和第二底層鈍化層322為疊層結(jié)構(gòu)，包括依次位于所述基底300上的氮化硅層、氧化硅層以及氮氧化硅層。

在另一實(shí)施例中，所述第一底層鈍化層與第二底層鈍化層包括依次位于所述基底上的第一氮化硅層、氧化硅層以及第二氮化硅層。

本實(shí)施例中，所述導(dǎo)電層330與所述頂層金屬層310相接觸，用于實(shí)現(xiàn)半導(dǎo)體器件與外部電路的連接。

本實(shí)施例中，所述導(dǎo)電層330的材料為鋁。在其他實(shí)施例中，所述導(dǎo)電層330的材料還可以為銅或鋁銅合金等導(dǎo)電材料。

需要說明的是，所述導(dǎo)電層330的厚度不宜過厚，也不宜過薄。如果所述導(dǎo)電層330的厚度過薄，所述導(dǎo)電層330對所述第二底層鈍化層322的覆蓋效果不佳，容易導(dǎo)致所述第二底層鈍化層322暴露在外；如果所述導(dǎo)電層330的厚度過厚，容易導(dǎo)致在第一底層鈍化層321和第二底層鈍化層322之間空隙中的導(dǎo)電層330內(nèi)具有孔缺陷。為此，本實(shí)施例中，所述導(dǎo)電層330的 厚度為0.9μm至3μm。

所述頂層鈍化層341用于保護(hù)所述導(dǎo)電層330以及所述半導(dǎo)體結(jié)構(gòu)表面，減少半導(dǎo)體結(jié)構(gòu)內(nèi)部氧化層中的各種電荷，增強(qiáng)半導(dǎo)體結(jié)構(gòu)對離子沾污的阻擋能力，保護(hù)半導(dǎo)體結(jié)構(gòu)的內(nèi)部器件的互連以及半導(dǎo)體結(jié)構(gòu)表面的電特性，還可以防止半導(dǎo)體結(jié)構(gòu)的器件受到機(jī)械損傷或化學(xué)損傷；此外，所述頂層鈍化層241還用于暴露出部分所述導(dǎo)電層330，以實(shí)現(xiàn)所述導(dǎo)電層330與外部電路的連接。

本實(shí)施例中，所述頂層鈍化層341為疊層結(jié)構(gòu)，包括：氧化硅層，以及位于所述氧化硅層上的氮化硅層。其他實(shí)施例中，所述頂層鈍化層還可以為單層結(jié)構(gòu)，包括氧化硅層或氮化硅層。

本實(shí)施例中，所述開口332的側(cè)壁與所述第一底層鈍化層321的側(cè)壁齊平，且所述導(dǎo)電層330與所述第一底層鈍化層321與相鄰第二底層鈍化層322之間的頂層金屬層310相接觸。因此，在所述第一底層鈍化層321的頂部拐角區(qū)域c位置處，所述導(dǎo)電層330無拐角存在，所述導(dǎo)電層330的側(cè)壁與所述第一底層鈍化層321和頂層鈍化層341均為平面接觸；與側(cè)壁帶有拐角的導(dǎo)電層方案相比，頂部拐角區(qū)域c的導(dǎo)電層330內(nèi)的應(yīng)力較小，相應(yīng)地，所述位置處所述頂層鈍化層341承受的應(yīng)力較小，從而可以減小所述區(qū)域頂層鈍化層341因承受過大應(yīng)力而斷裂的問題，進(jìn)而可以提高所述頂層鈍化層341的形成質(zhì)量。

參考圖16，示出了本發(fā)明半導(dǎo)體結(jié)構(gòu)另一實(shí)施例的結(jié)構(gòu)示意圖。

本實(shí)施例中，所述半導(dǎo)體結(jié)構(gòu)與前述實(shí)施例所述的半導(dǎo)體結(jié)構(gòu)的區(qū)別僅在于：所述第一底層鈍化層421位于所述頂層金屬層410暴露出的基底400上，還位于部分頂層金屬層410上。

具體可參考前述實(shí)施例半導(dǎo)體結(jié)構(gòu)的描述，在此不再贅述。

所述第一底層鈍化層421還位于部分頂層金屬層410上，從而可以提高所述第一底層鈍化層421的形成質(zhì)量，以及與所述頂層金屬層410的結(jié)合效果，減小了所述第一底層鈍化層421發(fā)生脫落的問題，進(jìn)而可以改善半導(dǎo)體器件的電學(xué)性能和可靠性性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。