半導體裝置的制作方法

文檔序號：11136638閱讀：977來源：國知局

本發(fā)明涉及具備場效應晶體管的半導體裝置，特別是涉及對由扭折（kink）現(xiàn)象產(chǎn)生的扭折電流進行抑制的技術。

背景技術：

在場效應晶體管中存在如下現(xiàn)象，即，即使柵極電壓為閾值電壓以下，也不希望地流過漏極電流。例如，由于場效應晶體管的活性區(qū)域和隔離區(qū)域的邊界部分處的變形、晶體缺陷，即使是閾值電壓以下的柵極電壓，也沿著該邊界部分開始流過漏極電流，在構成要求電流平衡的差動對、負載等的場效應晶體管間電流產(chǎn)生不希望的偏差。例如，在日本特開2001-144189號公報中記載了如下內(nèi)容：在被溝槽元件隔離區(qū)域區(qū)劃的元件區(qū)域構成場效應晶體管時，以與其溝道區(qū)域的中央部相比使與溝槽元件隔離區(qū)域的邊界附近的兩端部分的閾值電壓高的方式調(diào)整雜質濃度。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本特開2001-144189號公報。

技術實現(xiàn)要素：

發(fā)明要解決的課題

本發(fā)明人對抑制上述那樣的截止電流進行了研究。據(jù)此，在使例如工作電壓1V～2V左右的低耐壓的場效應晶體管和工作電壓5V～8V的中耐壓場效應晶體管混載于同一芯片的工藝中，發(fā)現(xiàn)存在容易在中耐壓場效應晶體管的I-V波形中產(chǎn)生扭折現(xiàn)象的問題。扭折現(xiàn)象是指如下現(xiàn)象，即，在場效應晶體管的I-V波形中，當與正常的I-V波形相比時，從柵極電壓比閾值電壓低的階段開始流過源極漏極間電流，當柵極電壓進一步變高時，I-V波形與正常波形一致。通常將像這樣產(chǎn)生了階梯差的波形稱作扭折波形。從上述柵極電壓比閾值電壓低的階段開始流過的源極漏極間電流為扭折電流。由于在該扭折現(xiàn)象的產(chǎn)生程度方面存在偏差，所以，主要產(chǎn)生兩個問題。第一個是截止漏電流（Ioff）增加的問題，第二個是如下問題，即，在模擬電路中取低的電流值的對的情況下，由于扭折現(xiàn)象，在相鄰的場效應晶體管間漏極電流產(chǎn)生偏差，導致對精度劣化。

作為產(chǎn)生這樣的扭折現(xiàn)象的原因，考慮兩個情況。首先，通常中耐壓的場效應晶體管的柵極氧化膜厚度部分地變薄的薄化成為原因的情況較多。在通常的場效應晶體管的布局中，在俯視圖中柵極電極在活性區(qū)域中直行，柵極電極的柵極寬度方向兩端部向隔離區(qū)域突出。夾著柵極電極被隔開的活性區(qū)域的一方成為漏極電極，另一方成為源極電極。柵極電極和活性區(qū)域重疊的區(qū)域成為溝道區(qū)域，漏極電極和源極電極的間隔為柵極長度，與該柵極長度正交的方向的區(qū)域的寬度為柵極寬度。此處，柵極電極橫跨活性區(qū)域和隔離區(qū)域的邊界的地方成為溝道區(qū)域和隔離區(qū)域的邊界區(qū)域，在該部分容易產(chǎn)生柵極氧化膜的膜厚度部分地變薄的薄化的問題。像這樣在柵極氧化膜厚度變薄的邊界區(qū)域中，場效應晶體管的閾值電壓變低，形成側溝道。在比本來的閾值電壓低的柵極電壓的情況下，在側溝道開始流過漏極源極間電流，這作為扭折波形而出現(xiàn)。

作為第二個，在柵極氧化膜厚度沒有薄化的情況下也產(chǎn)生扭折波形。存在柵極氧化膜厚度在溝道端部不薄化的構造。通常在形成隔離區(qū)域之后形成柵極氧化膜，因此容易在端部產(chǎn)生薄化，但是，在先均勻地形成柵極氧化膜之后形成STI（Shallow. Trench Isolation：淺槽隔離）等的隔離區(qū)域，因此沒有薄化。可是，由于STI形成時的處理，在溝道的端部的區(qū)域中雜質濃度變?。ǖ停浣Y果是，在與薄化相同的區(qū)域產(chǎn)生閾值電壓低的側溝道，在與上述同樣的側溝道相同的路徑中產(chǎn)生扭折電流。

像這樣，即使根本原因不同，經(jīng)由在中耐壓等的場效應晶體管的溝道區(qū)域的溝道寬度方向端產(chǎn)生的閾值電壓低的側溝道的電流成分也使扭折波形產(chǎn)生。

在專利文獻1的技術中，為了抑制扭折電流的產(chǎn)生而與側溝道的位置對應地追加用于高濃度地注入雜質的光掩模，必須增加制造工序。

本發(fā)明的目的是提供一種能夠在不增加雜質的注入工序、光掩模的情況下抑制扭折電流的產(chǎn)生的半導體裝置。

本發(fā)明的上述以及其它目的和新的特征根據(jù)本說明書的記載以及附圖而變得明顯。

用于解決課題的方案

對在本申請中公開的發(fā)明中的代表性的內(nèi)容的概要簡單地說明如下。再有，在本項中在括號內(nèi)所記載的附圖中的附圖標記等是用于使理解容易化的一例。

〔1〕<邊界部從柵極寬度方向夾著源極漏極區(qū)域和溝道區(qū)域，被夾著的源極漏極區(qū)域從邊界部沿柵極寬度方向隔開>

半導體裝置在半導體基板的主面具有被隔離區(qū)域（3）劃定的活性區(qū)域（2），在所述活性區(qū)域中具有場效應晶體管（Q1a～Q1c、Q2a～Q2e、Q3a～Q3d）。在所述活性區(qū)域和所述隔離區(qū)域的邊界處柵極電極圖案橫跨的邊界部（7）至少在柵極寬度（W）方向上夾著在該活性區(qū)域中形成的所述場效應晶體管的源極漏極區(qū)域（4、5）和溝道區(qū)域（6）并且具有使所述源極漏極區(qū)域和在所述柵極寬度方向上夾著它的所述邊界部之間隔開的隔開部（14）。

據(jù)此，邊界部被隔開部從源極漏極區(qū)域隔開，因此，即使在邊界部柵極氧化膜厚度變薄，此外，即使雜質濃度變低，在隔開部介于其間的部分，邊界部和源極漏極區(qū)域也不相接。因此，在邊界部與場效應晶體管的源極漏極區(qū)域的雙方不相接的情況下，邊界部不構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道。在假設邊界部與場效應晶體管的源極漏極區(qū)域的雙方相接的情況下，構成流過不希望的上述電流的側溝道，但是，其電流路徑比該場效應晶體管的溝道長度長使隔開部介于其間的量，能夠將該不希望的電流的程度緩和不希望的上述電流路徑變長的量。像這樣，能夠在不增加雜質的注入工序、光掩模的情況下利用柵極電極圖案的布局抑制扭折電流的產(chǎn)生。進而，默認地意味著在邊界部在柵極寬度方向上夾著源極漏極區(qū)域和溝道區(qū)域這樣的構造中，在向源極漏極區(qū)域注入雜質時的掩模能夠使用柵極電極圖案。

〔2〕<邊界部與構成場效應晶體管的對的源極漏極區(qū)域的至少一方非接觸>

在項1中，被所述柵極電極圖案覆蓋的所述邊界部與構成在該活性區(qū)域中形成的所述場效應晶體管的對的源極漏極區(qū)域的至少一方非接觸（Q1a～Q1c、Q2a～Q2e）。

據(jù)此，邊界部與場效應晶體管的源極漏極區(qū)域的至少一方不相接，因此，邊界部不構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道。

〔3〕<在俯視圖中邊界部包圍雙方的源極漏極區(qū)域（與雙方不相接）>

在項2中，被所述柵極電極圖案覆蓋的所述邊界部在俯視圖中從四個方向包圍在該活性區(qū)域中形成的所述場效應晶體管的各個源極漏極區(qū)域和溝道區(qū)域并且不與所述各個源極漏極區(qū)域相接（Q1a～Q1c）。

據(jù)此，邊界部與場效應晶體管的源極漏極區(qū)域的雙方不相接，因此，邊界部不構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道。扭折電流的抑制效果的可靠性提高。但是，活性區(qū)域以及柵極電極圖案的面積變大。

〔4〕<被邊界部包圍的源極漏極區(qū)域被相鄰MOS的一部分共同化>

在項3中，所述邊界部包圍多個場效應晶體管，被包圍的各個源極漏極區(qū)域的一部分在相鄰的場效應晶體管（Q1b、Q1c）之間被共同化。

據(jù)此，有助于將柵極共同化并且將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。例如能夠應用于將兩個場效應晶體管的柵極共同連接并且將源極共同連接的電流鏡負載等。

〔5〕<在俯視圖中邊界部從柵極寬度方向夾著源極漏極區(qū)域的任意一方以及溝道區(qū)域（與一方不相接）>

在項2中，所述邊界部與在該活性區(qū)域中形成的所述場效應晶體管的一方的源極漏極區(qū)域相接并且在俯視圖中從三個方向包圍另一方的源極漏極區(qū)域和溝道區(qū)域，所述另一方的源極漏極區(qū)域與所述邊界部非接觸（Q2a、Q2d、Q2e）。

據(jù)此，在與邊界部相接的一方的源極漏極區(qū)域側能夠使活性區(qū)域以及柵極電極圖案的芯片占有面積與項3以及項4的構造（Q1a～Q1c）相比縮小。

〔6〕<被邊界部夾著的源極漏極區(qū)域在相鄰MOS間個別化>

在項5中，將兩個所述場效應晶體管作為一個單位，將各個所述一方的源極漏極區(qū)域共同化并且將各個所述另一方的源極漏極區(qū)域個別化而構成（Q2d、Q2e）。

據(jù)此，有助于將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。例如能夠應用于將兩個場效應晶體管的源極共同連接并且將漏極以及柵極個別化的差動輸入電路等。

〔7〕<被邊界部夾著的源極漏極區(qū)域在相鄰MOS間共同化>

在項5中，橫跨所述邊界部的柵極電極圖案被相鄰的兩個場效應晶體管共有，所述兩個場效應晶體管共有所述另一方的源極漏極區(qū)域，所述邊界部在柵極寬度方向上夾著被共有的源極漏極區(qū)域以及各個溝道區(qū)域（Q2b、Q2c）。

據(jù)此，有助于將柵極共同化并且將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。例如，能夠應用于將兩個場效應晶體管的柵極共同連接并且將源極共同連接的電流鏡負載等。特別是，在與邊界部相接的一方的源極漏極區(qū)域側能夠使活性區(qū)域以及柵極電極圖案的芯片占有面積與項4的構造（Q1b、Q1c）相比縮小。

〔8〕<從與一方的源極漏極區(qū)域相接的邊界部到與另一方的源極漏極區(qū)域相接的邊界部的非接觸長度比該場效應晶體管的柵極長度長>

在項1中，所述柵極電極圖案橫跨的所述邊界部與構成在該活性區(qū)域中形成的所述場效應晶體管的對的源極漏極區(qū)域的雙方相接，一方的源極漏極區(qū)域（5）在與所述邊界部（7）之間形成有所述隔開部（14），從所述邊界部與一方的所述源極漏極區(qū)域（5）相接的位置起經(jīng)由所述隔開部（14）到所述邊界部與另一方的所述源極漏極區(qū)域（4）相接的位置的該邊界部的長度比該場效應晶體管的柵極長度（L）長（Q3a～Q3d）。

據(jù)此，在邊界部與場效應晶體管的源極漏極區(qū)域的雙方相接的情況下，邊界部構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道，但是，其電流路徑比該場效應晶體管的溝道長度長使隔開部14介于其間的量，能夠將該不希望的電流的程度緩和不希望的上述電流路徑變長的量。

〔9〕<在俯視圖中邊界部從柵極寬度方向夾著源極漏極區(qū)域的任意一方和溝道區(qū)域>

在項8中，所述一方的源極漏極區(qū)域（5）的柵極寬度方向的長度比所述另一方的源極漏極區(qū)域的柵極寬度方向的長度短，被所述柵極電極圖案覆蓋的所述邊界部在柵極寬度方向上夾著在該活性區(qū)域中形成的所述場效應晶體管的所述一方的源極漏極區(qū)域（5）和溝道區(qū)域（6）（Q3a）。

據(jù)此，也可以不在柵極長度方向上超過源極漏極區(qū)域地形成活性區(qū)域，柵極電極圖案也不需要擴展，因此，能夠使它們的芯片面積與項5的構造（Q2a）相比縮小。

〔10〕<被邊界部夾著的源極漏極區(qū)域在相鄰的場效應晶體管間個別化>

在項9中，將兩個所述場效應晶體管作為一個單位，將各個所述另一方的源極漏極區(qū)域共同化并且將各個所述一方的源極漏極區(qū)域個別化（Q3b、Q3c）。

〔11〕<在俯視圖中邊界部從柵極寬度方向夾著源極漏極區(qū)域的雙方以及溝道區(qū)域>

在項8中，所述場效應晶體管的各個源極漏極區(qū)域在與所述邊界部之間具有所述隔開部，所述邊界部在柵極寬度方向上夾著所述雙方的源極漏極區(qū)域和溝道區(qū)域（Q3d）。

據(jù)此，邊界部的與源極漏極區(qū)域的非接觸長度比項9的構造（Q3a）長，因此，能夠將不希望地流過邊界部的側溝道的電流的程度進一步緩和相應的量。

〔12〕<邊界部與場效應晶體管的源極漏極區(qū)域的至少一方非接觸>

半導體裝置在半導體基板的主面具有被隔離區(qū)域劃定的活性區(qū)域并且在所述活性區(qū)域中具有場效應晶體管（Q1a～Q1c、Q2a～Q2e），在該活性區(qū)域中形成的所述場效應晶體管的柵極長度方向的一邊的長度比該柵極長度長，并且，在所述活性區(qū)域（2）和所述隔離區(qū)域（3）的邊界處柵極電極圖案橫跨的邊界部（7）與構成所述場效應晶體管的對的源極漏極區(qū)域的至少一方非接觸。

據(jù)此，邊界部與構成對的源極漏極區(qū)域的至少一方非接觸，因此，即使在邊界部柵極氧化膜厚度變薄，此外，即使雜質濃度變低，邊界部也實質上不構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道，由此，能夠抑制扭折電流的產(chǎn)生。關于邊界部與源極漏極區(qū)域的至少一方非接觸，能夠通過場效應晶體管的柵極長度方向的邊界部的一邊的長度比該柵極長度長的構造來實現(xiàn)，因此，能夠在不增加雜質的注入工序、光掩模的情況下利用柵極電極圖案的布局來抑制扭折電流的產(chǎn)生。

〔13〕<在俯視圖中邊界部與雙方的源極漏極區(qū)域非接觸>

在項12中，所述邊界部從在該活性區(qū)域中形成的所述場效應晶體管的雙方的源極漏極區(qū)域隔開（Q1a～Q1c）。

據(jù)此，扭折電流的抑制效果的可靠性提高。

〔14〕<被邊界部包圍的源極漏極區(qū)域的一部分在相鄰的場效應晶體管間共同化>

在項13中，在所述邊界部的活性區(qū)域中將源極漏極區(qū)域的一部分和柵極電極圖案共同化，相鄰地形成有所述場效應晶體管（Q1b、Q1c）。

〔15〕<在俯視圖中邊界部與一方的源極漏極區(qū)域非接觸>

在項12中，所述邊界部與在該活性區(qū)域中形成的所述場效應晶體管的一方的源極漏極區(qū)域相接，從另一方的源極漏極區(qū)域隔開（Q2a、Q2d、Q2e）。

據(jù)此，在與邊界部相接的一方的源極漏極區(qū)域側能夠使活性區(qū)域以及柵極電極圖案的芯片占有面積與項13以及項14的構造（Q1a～Q1c）相比縮小。

〔16〕<被邊界部夾著的源極漏極區(qū)域在相鄰的場效應晶體管間共同化>

在項15中，橫跨所述邊界部的柵極電極圖案被相鄰的兩個場效應晶體管共有，所述兩個場效應晶體管共有所述另一方的源極漏極區(qū)域（Q2b、Q2c）。

據(jù)此，有助于將柵極共同化并且將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。例如能夠應用于將兩個場效應晶體管的柵極共同連接并且將源極共同連接的電流鏡負載等。特別是，在與邊界部相接的一方的源極漏極區(qū)域側能夠使活性區(qū)域以及柵極電極圖案的芯片面積與項14的構造（Q1b、Q1c）相比縮小。

〔17〕<被邊界部夾著的源極漏極區(qū)域在相鄰的場效應晶體管間個別化>

在項15中，將兩個所述場效應晶體管作為一個單位，將各個所述一方的源極漏極區(qū)域共同化（Q2d、Q2e）。

〔18〕<從與一方的源極漏極區(qū)域相接的邊界部到與另一方的源極漏極區(qū)域相接的邊界部的非接觸長度比該場效應晶體管的柵極長度長>

半導體裝置在半導體基板的主面具有被隔離區(qū)域（3）劃定的活性區(qū)域（2）并且在所述活性區(qū)域中具有場效應晶體管。在所述活性區(qū)域（2）和隔離區(qū)域（3）的邊界處柵極電極圖案橫跨的邊界部與構成在該活性區(qū)域中形成的所述場效應晶體管的對的源極漏極區(qū)域（4、5）的雙方相接，從與一方的所述源極漏極區(qū)域（5）相接的所述邊界部到與另一方的所述源極漏極區(qū)域（4）相接的所述邊界部的、與所述源極漏極區(qū)域非接觸的所述邊界部的非接觸長度比該場效應晶體管的柵極長度（L）長。

據(jù)此，在邊界部與場效應晶體管的源極漏極區(qū)域的雙方相接的情況下，邊界部構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道，但是，其電流路徑比該場效應晶體管的溝道長度長，能夠將該不希望的電流的程度緩和不希望的上述電流路徑變長的量。

〔19〕<在俯視圖中一方的源極漏極區(qū)域的柵極寬度方向的長度短>

在項18中，所述一方的源極漏極區(qū)域的柵極寬度方向的長度比所述另一方的源極漏極區(qū)域的柵極寬度方向的長度短。所述一方的源極漏極區(qū)域經(jīng)由從所述邊界部隔開的隔離部與所述邊界部接觸（Q3a）。

據(jù)此，也可以不在柵極長度方向上超過源極漏極區(qū)域地形成活性區(qū)域，柵極電極圖案也不需要擴展，因此，能夠使它們的芯片面積與項15的構造（Q2a）相比縮小。

〔20〕<將柵極寬度方向的長度短的源極漏極區(qū)域在相鄰的場效應晶體管間個別化>

在項19中，將兩個所述場效應晶體管作為一個單位，將各個所述另一方的源極漏極區(qū)域共同化并且將各個所述一方的源極漏極區(qū)域個別化（Q3b、Q3c）。

據(jù)此，有助于將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。例如能夠應用于將兩個場效應晶體管的源極共同連接并且將柵極個別化的差動輸入電路等。

〔21〕<在俯視圖中邊界部從柵極寬度方向夾著源極漏極區(qū)域的雙方以及溝道區(qū)域>

在項18中，所述場效應晶體管的各個源極漏極區(qū)域經(jīng)由從所述邊界部隔開的隔離部與所述邊界部接觸（Q3d）。

據(jù)此，邊界部的與源極漏極區(qū)域的非接觸長度比項19的構造（Q3a）長，因此，能夠將不希望地流過邊界部的側溝道的電流的程度進一步緩和相應的量。

發(fā)明的效果

對通過在本申請中所公開的發(fā)明中的代表性的內(nèi)容得到的效果簡單地說明如下。

即，能夠在不增加雜質的注入工序、光掩模的情況下利用柵極電極圖案的配置來抑制扭折電流的產(chǎn)生。

附圖說明

圖1是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第一例的平面圖。

圖2是圖1的X-X’剖面圖。

圖3是圖1的Y-Y’剖面圖。

圖4是柵極氧化膜的膜厚度部分地變薄的薄化的說明圖。

圖5是關于在不產(chǎn)生薄化的情況下在邊界部附近的活性區(qū)域中雜質濃度變薄（低）的方面的說明圖。

圖6是針對具有圖1的元件構造并且隔開部的尺寸Ds1比較小的MOS晶體管的多個樣品例示出Vgs-Ids特性的特性圖。

圖7是針對具有圖1的元件構造并且隔開部的尺寸Ds1比較大的MOS晶體管的多個樣品例示出Vgs-Ids特性的特性圖。

圖8是針對具有圖9的器件構造的MOS晶體管的多個樣品例示出Vgs-Ids特性的特性圖。

圖9是具有邊界部的兩端與源極漏極區(qū)域相接并且柵極長度方向的長度與柵極長度相等的邊界部的比較例的MOS晶體管的平面圖。

圖10是將正常的Vgs-Ids波形和與其相對地產(chǎn)生扭折電流時的波形一起例示出的波形圖。

圖11是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第二例的平面圖。

圖12是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第三例的平面圖。

圖13是圖12的X-X’剖面圖。

圖14是圖12的Y-Y’剖面圖。

圖15是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第四例的平面圖。

圖16是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第五例的平面圖。

圖17是具體地例示出由圖16的布局結構得到的芯片占有面積的縮小效果的說明圖。

圖18是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第六例的平面圖。

圖19是圖18的X-X’剖面圖。

圖20是圖18的Y-Y’剖面圖。

圖21是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第七例的平面圖。

圖22是示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第八例的平面圖。

圖23是在形成隔離部之后形成柵極氧化膜來制造MOS晶體管的工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖24是繼圖23之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖25是繼圖24之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖26是繼圖25之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖27是繼圖26之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖28是繼圖27之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖29是繼圖28之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖30是繼圖29之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖31是繼圖30之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖32是繼圖31之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖33是繼圖32之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖34是繼圖33之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖35是繼圖34之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖36是繼圖35之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖37是繼圖36之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖38是通過在形成柵極氧化膜之后形成隔離部而不產(chǎn)生薄化來制造MOS晶體管的工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖39是繼圖38之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖40是繼圖39之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖41是繼圖40之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖42是繼圖41之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖43是繼圖42之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖44是繼圖43之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖45是繼圖44之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖46是繼圖45之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖47是繼圖46之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖48是繼圖47之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖49是繼圖48之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖50是繼圖49之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖51是繼圖50之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖52是繼圖51之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

圖53是繼圖52之后的半導體裝置的制造工序中的中耐壓MOS區(qū)域以及低耐壓MOS區(qū)域的半導體基板的主要部分剖面圖。

具體實施方式

<邊界部與雙方的源極漏極區(qū)域非接觸>

在圖1中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第一例。在圖2中示出圖1的X-X’剖面，在圖3中示出圖1的Y-Y’剖面。

半導體裝置在省略圖示的半導體基板的主面具有被隔離部電隔離的多個阱，與中壓以及低壓等多種耐壓和導電型對應的多種場效應晶體管（以下也僅記作MOS晶體管）形成在與每一個對應的阱。例如在省略圖示的p型的半導體基板形成有規(guī)定用于形成MOS晶體管等元件的活性區(qū)域的隔離部，此外，在半導體基板上形成有用于作為活性區(qū)域進行利用的n型的阱、p型的阱的n溝道型的場效應晶體管（n溝道MOS晶體管）被形成于p型的阱，p溝道型的場效應晶體管（p溝道MOS晶體管）被形成于n型的阱。

在圖1至圖3中，作為一個MOS晶體管，例示出n溝道型的MOS晶體管Q1a。此處，由被隔離部3電隔離的p型的阱20劃定活性區(qū)域2。在p型的阱20中含有例如硼（B）等的示出p型的雜質。隔離部3是例如在槽中埋入絕緣層而形成的。在該活性區(qū)域2中形成有MOS晶體管Q1a。MOS晶體管Q1a具有柵極電極圖案1、柵極絕緣膜15、n型的源極漏極區(qū)域4、5、以及p型的阱20。柵極絕緣膜15例如由氧化硅構成，具有為了實現(xiàn)所需要的耐壓所需的膜厚度。關于柵極絕緣膜15的生成，除了熱氧化之外，也可以將利用CVD方法等堆積的絕緣膜進行層疊。

MOS晶體管Q1a的一對n型的源極漏極區(qū)域4、5在p型的阱20內(nèi)彼此隔開地形成，其間的區(qū)域為溝道區(qū)域6。n型的源極漏極區(qū)域4、5如圖2所示那樣具有n–型的半導體區(qū)域4A、5A和與該半導體區(qū)域4A、5A電連接的n＋型的半導體區(qū)域4B、5B。在該n–型的半導體區(qū)域4A、5A和n＋型的半導體區(qū)域4B、5B中含有例如磷（P）等這樣的同一導電型的雜質，但是，n＋型的半導體區(qū)域4B、5B的雜質濃度被設定得比n–型的半導體區(qū)域4A、5A的雜質濃度更高。源極漏極區(qū)域4、5經(jīng)由省略圖示的接觸孔內(nèi)的導體部電連接于布線層。也可以在導體部相接的n＋型的半導體區(qū)域4B、5B的表層形成硅化物層16。10是側壁間隔物。也可以在柵極電極圖案1的表面形成硅化物層16。

當著眼于MOS晶體管Q1a的平面的布局時，如圖1那樣在活性區(qū)域2和隔離區(qū)域3的邊界處柵極電極圖案1橫跨的邊界部（被虛線包圍的部分）7至少在柵極寬度W方向上夾著在該活性區(qū)域2中形成的MOS晶體管Q1a的源極漏極區(qū)域4、5和溝道區(qū)域6并且具有使源極漏極區(qū)域4、5與在柵極寬度W方向上夾著它的邊界部7之間隔開的隔開部14。更詳細地，被柵極電極圖案1覆蓋的邊界部7在俯視圖中從四個方向包圍在該活性區(qū)域2中形成的場效應晶體管的各個源極漏極區(qū)域4、5和溝道區(qū)域6并且不與各個源極漏極區(qū)域4、5相接。源極漏極區(qū)域4、5和邊界部7的距離為Ds1。柵極電極圖案1向邊界部7的外側突出的突出距離為Ds2。此外，如根據(jù)柵極電極圖案1向活性區(qū)域2和隔離部3的邊界的外側擴展這樣的柵極電極圖案1的平面形狀很明顯，在向源極漏極區(qū)域4、5注入雜質時的掩模能夠使用柵極電極圖案1。再有，13意味著用于與上層的布線層連接的接觸孔或者通孔內(nèi)的導體部。

此處，容易產(chǎn)生如圖4所例示的那樣在柵極電極圖案1橫跨活性區(qū)域2和隔離區(qū)域3的邊界的邊界部7的附近柵極氧化膜15的膜厚度部分地變薄的薄化的問題，像這樣，在柵極氧化膜厚度變薄的邊界部7附近的部分15n，場效應晶體管的閾值電壓變低。此外，如圖5所示那樣，在通過先均勻地形成柵極氧化膜之后形成STI（Shallow. Trench Isolation：淺槽隔離）等的隔離部而不產(chǎn)生薄化的情況下，由于STI形成時的處理，在邊界部7附近的溝道區(qū)域6n中，雜質濃度變?。ǖ停?，同樣地在該部分閾值電壓變低。這些方面與以往相同，但是，由于邊界部7與源極漏極區(qū)域4、5非接觸，所以不會構成使源極漏極電極4和源極漏極電極5導通的側溝道，不會產(chǎn)生在比本來的閾值電壓低的柵極電壓的情況下經(jīng)由邊界部7開始流過漏極源極間電流這樣的扭折現(xiàn)象。像這樣，邊界部7以寬度Ds1從源極漏極電極4、5隔開，在該寬度Ds1處不會由于比本來的閾值電壓低的柵極電壓而開始反轉，因此不會形成將源極漏極間連結的側溝道，不會流過源極漏極間電流。如果在溝道區(qū)域6開始反轉，那么在寬度Ds1處也開始反轉，經(jīng)由邊界部7的電流成分流過源極漏極間，但是，由于由溝道區(qū)域6引起的電流也同時開始流過，所以，作為MOS晶體管Q1a整體不會成為扭折波形。像這樣，通過以寬度Ds1將源極漏極區(qū)域4、5從能夠成為扭折波形的原因的邊界部7隔開，從而能夠使側溝道的電流上升沿延遲，能夠得到不產(chǎn)生扭折波形的I-V特性。由此，能夠降低MOS晶體管Q1a的截止漏電流。此外，扭折成分（由于扭折現(xiàn)象而不希望地流過的電流）存在具有隨機的偏差這樣的性質，因此，如果如上述那樣消除扭折成分，那么能夠提高MOS晶體管的對精度，能夠使MOS晶體管的尺寸變小。由于緩和上述扭折現(xiàn)象的器件構造不會對柵極長度以及柵極寬度造成影響，所以，其器件特性不會從具有與其相同的柵極長度以及柵極寬度的現(xiàn)有的仿真模型的特性較大地變化，設計也容易。

在圖6和圖7中例示出圖1的MOS晶體管Q1a的多個樣品的Vgs-Ids特性。此處，將MOS晶體管的柵極長度設為0.7μm，將柵極寬度設為10μm。圖8例示出具有圖9的器件構造的MOS晶體管的多個樣品的Vgs-Ids特性。在圖9的MOS晶體管中，邊界部7的兩端與源極漏極區(qū)域4、5相接，柵極長度L方向的長度與柵極長度L相等，沿著邊界部7產(chǎn)生扭折電流，在樣品間扭折電流的程度也產(chǎn)生偏差。相對于正常的Vgs-Ids波形，在產(chǎn)生扭折電流時的波形如圖10所例示的那樣在閾值電壓（Vth）以下相對地變大?？芍哂袌D9的器件構造的MOS晶體管如圖8所例示的那樣產(chǎn)生扭折電流并且在樣品間扭折電流的程度也產(chǎn)生偏差。圖6是將距離Ds1設為0.2μm的情況，可看出扭折現(xiàn)象的改善效果，但是稍微殘留有扭折電流。圖7是將使距離Ds1擴展到0.4μm的樣品作為對象的情況，可知扭折現(xiàn)象完全消失。根據(jù)這些結果可知，如果距離Ds1是作為一例的0.4μm左右，則是充分的。另一方面，以柵極電極圖案1不脫離隔離區(qū)域3或者向源極漏極的傾斜注入不穿透柵極電極側壁而影響到旁邊的活性區(qū)域的方式考慮制造偏差來設定圖1所示的突出距離Ds2即可，作為一例，0.2μm左右即可。作為Ds1、Ds2的尺寸以及柵極長度和柵極寬度的尺寸所舉出的上述的值是將柵極耐壓為5V～8V左右的中耐壓的MOS晶體管作為一例的值，Ds1、Ds2的尺寸不限于此，根據(jù)MOS晶體管的耐壓、元件尺寸等適當決定即可。

在圖11中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第二例。在圖11中，與圖1的不同之處在于，將邊界部7包圍的MOS晶體管的數(shù)量設為兩個。即，在活性區(qū)域2中形成兩個MOS晶體管Q1b、Q1c，邊界部7包圍這兩個MOS晶體管Q1b、Q1c，被包圍的各個源極漏極區(qū)域5的一部分在相鄰的MOS晶體管Q1b、Q1c間被共同化。其它結構與在圖1中說明的MOS晶體管相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。邊界部7包圍的MOS晶體管的數(shù)量不限于兩個，可以采用適當?shù)膫€數(shù)。

根據(jù)圖11的構造，有助于使柵極共同化并使一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。能夠應用于將兩個MOS晶體管的柵極共同連接并將源極共同連接的電流鏡負載等。此時的柵極是柵極電極圖案1，漏極是源極漏極電極4。除此之外，當然也起到與圖1同樣的作用效果。

<邊界部與一方的源極漏極區(qū)域非接觸>

在圖12中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第三例。在圖13中示出圖12的X-X’剖面，在圖14中示出圖12的Y-Y’剖面。

在圖12中，與圖1的不同之處在于，使MOS晶體管的源極漏極區(qū)域的一方與邊界部接觸并且使另一方隔開。即，邊界部7與在該活性區(qū)域2中形成的MOS晶體管Q2a的一方的源極漏極區(qū)域4相接，在俯視圖中從三個方向包圍另一方的源極漏極區(qū)域5和溝道區(qū)域6，另一方的源極漏極區(qū)域5與邊界部7非接觸。因此，與邊界部7接觸的一方的源極漏極區(qū)域4的周圍不需要用柵極電極圖案1覆蓋。其它結構與在圖1中說明的MOS晶體管相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

據(jù)此，由于邊界部7不與場效應晶體管的另一方的源極漏極區(qū)域5接觸，所以，邊界部7不構成從一方的源極漏極區(qū)域向另一方的源極漏極區(qū)域流過電流的側溝道。起到能夠阻止或者緩和扭折電流的產(chǎn)生等的與圖1的元件構造同樣的作用效果。進而，在與邊界部7相接的一方的源極漏極區(qū)域4的一側，能夠使活性區(qū)域2以及柵極電極圖案1的芯片占有面積與圖1的MOS晶體管Q1a相比縮小。此外，用柵極電極圖案1覆蓋與隔離區(qū)域3的邊界的源極漏極電極5用作源極電極比用作漏極電極在特性方面更加有利。即，源極漏極電極的角部在與柵極電極圖案之間產(chǎn)生電場集中，此外，在活性區(qū)域2與源極漏極區(qū)域的pn結部對應于源極漏極區(qū)域的電壓形成耗盡層，因此，如果考慮在截止狀態(tài)下柵極漏極間電壓比柵極源極間電壓更高的情況，那么在使隔離部14的距離Ds1極力地變小而得到耐壓這方面，將被柵極電極圖案1覆蓋的源極漏極電極5用作源極電極是更有利的方策。再有，只要按所需的量確保距離Ds1或者按照需要保證耐壓，即使將源極漏極區(qū)域5用作漏極，也根本無妨。

在圖15中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第四例。在圖15中，以圖12的MOS晶體管Q2a的平面結構為主體將在柵極寬度W方向上被邊界部7夾著的源極漏極區(qū)域5個別化，將另一方的源極漏極區(qū)域4共同化，構成MOS晶體管Q2d、Q2e。其它與圖12相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

據(jù)此，有助于將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。共同化的源極漏極區(qū)域4與上述同樣地優(yōu)選作為漏極電極，但是不限于此，也能夠應用于例如將兩個場效應晶體管的源極共同連接并且將漏極和柵極個別化的差動輸入電路等。除此之外，當然也起到在圖1和圖12中所說明的作用效果。

在圖16中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第五例。在圖16中，橫跨邊界部7的柵極電極圖案1被相鄰的兩個場效應晶體管Q2b、Q2c共有，并且，兩個場效應晶體管Q2b、Q2c共有一方的源極漏極區(qū)域5。因此，邊界部7在柵極寬度方向上夾著被共有的源極漏極區(qū)域5和各個溝道區(qū)域6，沒有成為如圖12那樣從三個方向包圍溝道區(qū)域6的配置。除此之外與圖12相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

據(jù)此，有助于使柵極共同化并使一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。能夠應用于例如將兩個場效應晶體管的柵極共同連接并將源極共同連接的電流鏡負載等。特別是在與邊界部7相接的一方的源極漏極區(qū)域4的一側與圖11的MOS晶體管Q1b、Q1c相比也能夠縮小活性區(qū)域2以及柵極電極圖案1的芯片占有面積。

與采用了在圖9中例示出該芯片占有面積的縮小效果的MOS晶體管構造、即邊界部7與柵極長度相等且源極漏極區(qū)域4、5與雙方接觸的構造的情況進行比較。例如，考慮如下情況，即，在如圖17所例示的那樣將作為源極的一方的源極漏極區(qū)域共有來進行布局并且將左右的MOS晶體管作為分開的MOS晶體管進行處理的情況下，如電流鏡電路那樣連接柵極電極作為一對MOS晶體管來使用。第一布局圖案PTN1示出設為W/L＝1.6μm/2.0μm的一對MOS晶體管作為根據(jù)電路特性以及布局面積所希望的MOS晶體管尺寸（設計希望尺寸）。對于該設計希望尺寸，在不改變MOS晶體管的現(xiàn)有構造即不應用本發(fā)明的情況下，為了抑制扭折電流的產(chǎn)生，如布局圖案PTN2所示那樣，作為MOS晶體管尺寸，為W/L＝8μm/3.6μm，相對于設計希望尺寸需要7倍的面積。這是為了成為如下的電路結構，即，在通過使柵極長度變大而減輕扭折的程度并且通過使W尺寸變大來增加工作電流而消除扭折的影響的高的電流區(qū)域求取對精度。由此，產(chǎn)生功耗增大的弊病。布局圖案PTN3是采用了圖16的例子的布局圖案，能夠在抑制扭折現(xiàn)象并且相對于本來的設計希望尺寸不增大面積的情況下進行布局。這與布局圖案PTN2相比能夠將芯片占有面積縮小到七分之一。

<比柵極長度長的邊界部與雙方的源極漏極區(qū)域接觸>

在圖18中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第六例。在圖19中示出圖18的X-X’剖面，在圖20中示出圖18的Y-Y’剖面。

在圖18至圖20中所示的MOS晶體管與圖1以及圖12相比不同之處在于，邊界部7與雙方的源極漏極區(qū)域4、5相接。即，柵極電極圖案1橫跨的邊界部7與構成在該活性區(qū)域2中形成的所述場效應晶體管Q3a的對的源極漏極區(qū)域4、5的雙方相接，一方的源極漏極區(qū)域5在與所述邊界部7之間形成有所述隔開部14，從邊界部7與該一方的源極漏極區(qū)域5相接的位置起經(jīng)由所述隔開部14到邊界部7與另一方的所述源極漏極區(qū)域4相接的位置的該邊界部7的長度比該場效應晶體管Q3a的柵極長度L長。一方的源極漏極區(qū)域5的柵極寬度方向的長度比另一方的源極漏極區(qū)域4的柵極寬度方向的長度短，被柵極電極圖案覆蓋的所述邊界部7在柵極寬度方向上夾著在該活性區(qū)域2中形成的場效應晶體管Q3a的一方的源極漏極區(qū)域5和溝道區(qū)域6。根據(jù)在圖12的例子中所說明的理由相同的理由，優(yōu)選用柵極電極圖案1覆蓋的源極漏極電極5作為源極電極。其它結構與圖1、圖12相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

由于成為扭折的原因的邊界部7與雙方的源極漏極電極4、5相接，所以，經(jīng)由邊界部7流過源極漏極間電流?？墒?，將源極漏極間連接的邊界部7的長度比柵極長度L長，該長度越長，扭折電流的產(chǎn)生強度越被減輕。如果與圖1、圖12的例子相比，那么扭折現(xiàn)象的改善效果變小，但是，具有如下優(yōu)點，即，與圖9那樣的現(xiàn)有構造相比，能夠在不增大活性區(qū)域2的尺寸的情況下進行布局。即，也可以不在柵極長度方向上超過源極漏極區(qū)域4、5地形成活性區(qū)域，柵極電極圖案也不需要擴展，因此，能夠使它們的芯片面積比圖12的MOS晶體管Q2a小。

在圖21中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第七例。在圖21中示出將圖18的MOS晶體管Q3a的平面結構作為主體、將在柵極寬度方向上尺寸更大的一方的源極漏極區(qū)域4共同化并且將另一方的源極漏極區(qū)域5個別化而構成的兩個MOS晶體管Q3b、Q3c。其它結構與圖18相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

據(jù)此，有助于將一方的源極漏極共同化的兩個場效應晶體管的芯片占有面積的縮小。共同化的源極漏極區(qū)域4與上述同樣地優(yōu)選作為漏極電極，但是并不限于此，也可以應用于例如將兩個場效應晶體管的源極共同連接并且使漏極和柵極個別化的差動輸入電路等。

在圖22中示出本發(fā)明的半導體裝置具備的場效應晶體管的平面的布局結構的第八例。在圖22中所示的MOS晶體管Q3d相對于圖18的MOS晶體管Q3a的不同之處在于，以如下方式進行布局，即，各個源極漏極區(qū)域4、5在與所述邊界部7之間具有隔開部14，邊界部7在柵極寬度方向上夾著雙方的源極漏極區(qū)域4、5和溝道區(qū)域6。其它結構與圖18相同，因此，對具有同一功能的結構要素標注同一附圖標記并省略其詳細的說明。

據(jù)此，邊界部7的與源極漏極區(qū)域4、5的非接觸長度比圖18的MOS晶體管Q3a長，因此，能夠進一步將不希望地流過邊界部7的側溝道的電流的程度緩和相應的量，扭折現(xiàn)象的改善效果提高。

<半導體裝置的制造方法>

接著，簡單地對上述的MOS晶體管的制造方法進行說明。在圖23至圖37中示出在形成隔離部之后形成柵極氧化膜的方法，在圖38至圖53中示出通過在形成柵極氧化膜之后形成隔離部而不產(chǎn)生薄化的方法。此處所示的MOS晶體管的剖面構造是為了簡化圖示而做成了以往的剖面構造，但是，實際上即使置換為在圖1至圖22中所說明的MOS晶體管的剖面構造，其制造方法也不變。雖然沒有特別限制，但是此處例示出低耐壓的n溝道型MOS晶體管（低耐壓NMOS）、低耐壓的p溝道型MOS晶體管（低耐壓PMOS）、中耐壓的n溝道型MOS晶體管（中耐壓NMOS）、中耐壓的p溝道型MOS晶體管（中耐壓PMOS）的制造方法。中耐壓NMOS和中耐壓PMOS的工作電壓是例如6V，低耐壓NMOS和低耐壓PMOS的工作電壓是例如1.5V。關于工作電壓是1.5V的MOS晶體管，其柵極絕緣膜比6.0V的MOS晶體管的柵極絕緣膜薄，其膜厚度以1～3nm左右構成。

首先，如圖23所示，準備p型的半導體基板20，在此形成STI21作為隔離區(qū)域。在由STI21劃定的區(qū)域中形成活性區(qū)域。

如圖24所示，在p型的半導體基板20的主面上，利用光刻法（以下僅稱作光刻）工序以及離子注入工序等形成中耐壓NMOS用的中耐壓的p型阱（中耐壓p阱）30和中耐壓PMOS用的中耐壓的n型阱（中耐壓n阱）31。光刻工序是利用光致抗蝕劑（以下僅稱作抗蝕劑）膜的涂敷、曝光以及顯影等形成所希望的抗蝕劑圖案的一系列工序。在離子注入工序中，將經(jīng)過光刻工序在半導體基板20的主面上形成的抗蝕劑圖案作為掩模，向半導體基板20的所希望的部分選擇性地導入所希望的雜質。此處的抗蝕劑圖案為雜質的導入?yún)^(qū)域露出并且其以外的區(qū)域被覆蓋那樣的圖案。

接著，如圖25那樣，利用光刻工序以及離子注入工序等形成低耐壓NMOS用的低耐壓的p型阱（低耐壓p阱）32和低耐壓PMOS用的低耐壓的n型阱（低耐壓n阱）33。

接著，如圖26那樣，利用光刻僅在中耐壓MOS區(qū)域中形成中耐壓NMOS和中耐壓PMOS用的柵極氧化膜（中耐壓柵極氧化膜）34，如圖27那樣，形成低耐壓NMOS和低耐壓PMOS用的柵極氧化膜（低耐壓柵極氧化膜）35。中耐壓柵極氧化膜34形成得比低耐壓柵極氧化膜35厚。柵極絕緣膜34具有11.5nm的厚度，柵極絕緣膜35具有2nm的厚度。關于柵極絕緣膜，除了利用所述的熱氧化法得到的氧化膜之外，也能夠使利用CVD法等堆積的絕緣膜層疊。

在形成柵極絕緣膜之后，如圖28那樣，在半導體基板20的主面上，利用CVD（Chemical Vapor Deposition：化學氣相沉積）法等形成例如由低電阻的多晶硅構成的導體膜36。向低耐壓NMOS和中耐壓NMOS的導體膜36注入n型雜質而做成導體膜38（圖29），向低耐壓PMOS和中耐壓PMOS的導體膜36注入p型雜質而做成導體膜39（圖30）。然后，在雜質注入后利用光刻工序對導體膜38、39進行光刻，形成柵極電極圖案38G、39G（圖31）。

接著，如圖32所示，在低耐壓NMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成n–型的半導體區(qū)域40A，接著，在低耐壓PMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成p–型的半導體區(qū)域41A。

同樣地，如圖33所示，在中耐壓NMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成n–型的半導體區(qū)域42A，接著，在中耐壓PMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成p–型的半導體區(qū)域43A。

然后，在柵極電極圖案38G、39G的側部形成側壁間隔物44（圖34）。關于側壁間隔物44的形成，在半導體基板20的主面上利用CVD法等堆積例如由氧化硅構成的絕緣膜之后，利用各向異性的干法蝕刻對其進行回蝕，由此形成即可。

接著，如圖35所示，在低耐壓NMOS區(qū)域和中耐壓NMOS區(qū)域的n–型的半導體區(qū)域40A、42A、低耐壓n阱33、以及中耐壓n阱31利用光刻工序以及離子注入法等同時形成n＋型的半導體區(qū)域40B、42B、45。由此，在低耐壓NMOS區(qū)域中形成由半導體區(qū)域40A和40B構成LDD構造的n型的源極漏極區(qū)域，在中耐壓NMOS區(qū)域中形成由半導體區(qū)域42A和42B構成LDD構造的n型的源極漏極區(qū)域。在低耐壓PMOS區(qū)域和中耐壓PMOS區(qū)域中形成的n＋型半導體區(qū)域45為針對阱33、31的供電用的半導體區(qū)域。

接著，如圖36所示，在低耐壓PMOS區(qū)域和中耐壓PMOS區(qū)域的p–型的半導體區(qū)域41A、43A、低耐壓p阱32、以及中耐壓p阱30利用光刻工序以及離子注入法等同時形成p＋型的半導體區(qū)域41B、43B、46。由此，在低耐壓PMOS區(qū)域中形成由半導體區(qū)域41A和41B構成LDD構造的p型的源極漏極區(qū)域，在中耐壓PMOS區(qū)域中形成由半導體區(qū)域43A和43B構成LDD構造的p型的源極漏極區(qū)域。在低耐壓NMOS區(qū)域和中耐壓NMOS區(qū)域中形成的p＋型半導體區(qū)域46為針對阱32、30的供電用的半導體區(qū)域。

接著，如圖37所示，選擇性地形成硅化物層47。雖然省略了圖示，但是，接著，在半導體基板20的主面上利用CVD法等堆積例如由氮化硅構成的絕緣層之后，在其上利用CVD法等較厚地堆積例如由氧化硅構成的絕緣層，進而對絕緣層實施化學機械研磨（Chemical Mechanical Polishing：CMP）處理，使絕緣層的上表面平坦化。之后，利用光刻工序以及蝕刻工序在絕緣層形成接觸孔。之后，在半導體基板20的主面上，利用CVD法等堆積例如由鎢（W）等構成的導體膜之后，利用CMP法等對其進行研磨，由此在接觸孔內(nèi)形成導體部。這之后經(jīng)過通常的布線形成工序、檢查工序以及組裝工序完成半導體裝置。

接著，基于圖38至圖53對不產(chǎn)生薄化的方法進行說明。

首先，如圖38所示，準備p型的半導體基板20，在其主面上利用光刻法（以下僅稱作光刻）工序以及離子注入工序等形成中耐壓NMOS用的中耐壓的p型阱（中耐壓p阱）30和中耐壓PMOS用的中耐壓的n型阱（中耐壓n阱）31。光刻工序是利用光致抗蝕劑（以下僅稱作抗蝕劑）膜的涂敷、曝光以及顯影等形成所希望的抗蝕劑圖案的一系列工序。在離子注入工序中，將經(jīng)過光刻工序在半導體基板20的主面上形成的抗蝕劑圖案作為掩模，向半導體基板20的所希望的部分選擇性地導入所希望的雜質。此處的抗蝕劑圖案為雜質的導入?yún)^(qū)域露出并且其以外的區(qū)域被覆蓋那樣的圖案。

接著，如圖39那樣，利用光刻工序以及離子注入工序等形成低耐壓NMOS用的低耐壓的p型阱（低耐壓p阱）32和低耐壓PMOS用的低耐壓的n型阱（低耐壓n阱）33。

接著，如圖40那樣，利用光刻僅在中耐壓MOS區(qū)域中形成中耐壓NMOS和中耐壓PMOS用的柵極氧化膜（中耐壓柵極氧化膜）34，如圖41那樣，形成低耐壓NMOS和低耐壓PMOS用的柵極氧化膜（低耐壓柵極氧化膜）35。中耐壓柵極氧化膜34形成得比低耐壓柵極氧化膜35厚。柵極絕緣膜34具有11.5nm的厚度，柵極絕緣膜35具有2nm的厚度。關于柵極絕緣膜，除了利用所述的熱氧化法得到的氧化膜之外，也能夠使利用CVD法等堆積的絕緣膜層疊。

然后，如圖42那樣，在半導體基板20的主面上，利用CVD（Chemical Vapor Deposition：化學氣相沉積）法等形成例如由低電阻的多晶硅構成的導體膜36，接著，如圖43那樣，形成STI21作為隔離區(qū)域。在由STI21劃定的區(qū)域中形成活性區(qū)域。在形成STI21之后，在其表面利用CVD法等進一步形成由多晶硅構成的導體膜36（圖44）。

之后，如圖45所示，向低耐壓NMOS和中耐壓NMOS的導體膜36注入n型雜質做成導體膜38，如圖46所示，向低耐壓PMOS和中耐壓PMOS的導體膜36注入p型雜質做成導體膜39。然后，在雜質注入后利用光刻工序對導體膜38、39進行光刻，形成柵極電極圖案38G、39G（圖47）。

接著，如圖48所示，在低耐壓NMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成n–型的半導體區(qū)域40A，接著，在低耐壓PMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成p–型的半導體區(qū)域41A。

同樣地，如圖49所示，在中耐壓NMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成n–型的半導體區(qū)域42A，接著，在中耐壓PMOS的形成區(qū)域中，利用光刻工序以及離子注入法等形成p–型的半導體區(qū)域43A。

然后，在柵極電極圖案38G、39G的側部形成側壁間隔物44（圖50）。

接著，如圖51所示，在低耐壓NMOS區(qū)域和中耐壓NMOS區(qū)域的n–型的半導體區(qū)域40A、42A、低耐壓n阱33、以及中耐壓n阱31利用光刻工序以及離子注入法等同時形成n＋型的半導體區(qū)域40B、42B、45。由此，在低耐壓NMOS區(qū)域中形成由半導體區(qū)域40A和40B構成LDD構造的n型的源極漏極區(qū)域，在中耐壓NMOS區(qū)域中形成由半導體區(qū)域42A和42B構成LDD構造的n型的源極漏極區(qū)域。在低耐壓PMOS區(qū)域和中耐壓PMOS區(qū)域中形成的n＋型半導體區(qū)域45為針對阱33、31的供電用的半導體區(qū)域。

接著，如圖52所示，在低耐壓PMOS區(qū)域和中耐壓PMOS區(qū)域的p–型的半導體區(qū)域41A、43A、低耐壓p阱32、以及中耐壓p阱30利用光刻工序以及離子注入法等同時形成p＋型的半導體區(qū)域41B、43B、46。由此，在低耐壓PMOS區(qū)域中形成由半導體區(qū)域41A和41B構成LDD構造的p型的源極漏極區(qū)域，在中耐壓PMOS區(qū)域中形成由半導體區(qū)域43A和43B構成LDD構造的p型的源極漏極區(qū)域。在低耐壓NMOS區(qū)域和中耐壓NMOS區(qū)域中形成的p＋型半導體區(qū)域46為針對阱32、30的供電用的半導體區(qū)域。

接著，如圖53所示，選擇性地形成硅化物層47。雖然省略了圖示，但是，接著，形成絕緣層并進行平坦化，在此利用光刻工序以及蝕刻工序形成接觸孔。之后，在半導體基板20的主面上利用CVD法等堆積例如由鎢（W）等構成的導體膜之后，對其進行研磨，由此在接觸孔內(nèi)形成導體部。這之后經(jīng)過通常的布線形成工序、檢查工序以及組裝工序完成半導體裝置。

以上，基于實施方式具體地說明了由本發(fā)明人完成的發(fā)明，但是，本發(fā)明不限于此，當然能夠在不脫離其主旨的范圍內(nèi)進行各種變更。

MOS晶體管的平面布局結構不限于各圖所示出的方式，能夠進行適當變更。例如，在作為布局圖案的基本方式的圖1、圖12、圖18中，也能夠使柵極電極圖案1的柵極長度方向兩側的距離Ds2的突出量為零。即，柵極電極圖案橫跨活性區(qū)域和隔離部的邊界向其外側突出的突出量Ds2的最小值也可以實質上為零。

在上述實施方式中，將n溝道型MOS晶體管作為一例對其結構進行了說明，但是，當然本發(fā)明也能夠應用于p溝道型MOS晶體管。此外，本發(fā)明不僅能夠應用于中耐壓MOS晶體管以及低耐壓MOS晶體管，也能夠應用于高耐壓MOS晶體管。

附圖標記的說明：

Q1a～Q1c、Q2a～Q2e、Q3a～Q3d MOS晶體管

1 柵極電極圖案1

2 活性區(qū)域

3 隔離部

4、5 源極漏極區(qū)域

4A、5A n–型的半導體區(qū)域

4B、5B n＋型的半導體區(qū)域

6 溝道區(qū)域