2015年7月31日提交的日本專利申請(qǐng)2015-152813號(hào)的公開，包括說(shuō)明書、附圖和摘要，其內(nèi)容以引用的方式引入本申請(qǐng)。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件，并且具體地涉及包括多個(gè)半導(dǎo)體芯片和在其之上安裝有多個(gè)半導(dǎo)體芯片的布線襯底的半導(dǎo)體器件。

背景技術(shù)：

用于使多個(gè)半導(dǎo)體芯片和多個(gè)半導(dǎo)體封裝件集成到一個(gè)封裝件的技術(shù)包括SiP(硅封裝)。SiP的示例包括在其中將多個(gè)半導(dǎo)體芯片和多個(gè)封裝件安裝在布線襯底之上并且設(shè)置為半導(dǎo)體器件的一個(gè)示例。在這種情況下，布線襯底具有面朝安裝在其之上的半導(dǎo)體芯片的主表面(第一主表面)、和面朝在其之上安裝有半導(dǎo)體器件的用戶(客戶)的襯底的主表面(第二主表面)。在第一主表面之上，設(shè)置有待與半導(dǎo)體芯片連接的多個(gè)外部端子(第一外部端子)。在第二主表面之上，設(shè)置有待與用戶的襯底連接的多個(gè)外部端子(第二外部端子)。布線襯底包括布線層，該布線層插入在第一主表面與第二主表面之間。在布線層中的金屬線在第一外部端子之間和/或在第一外部端子與第二外部端子之間提供電連接。

例如，通過(guò)使用金屬接線來(lái)連接第一外部端子，能夠省略連接來(lái)自用戶的襯底的半導(dǎo)體芯片的布線，并且減小在用戶上的負(fù)載。也能夠?qū)崿F(xiàn)更高速的操作。

另一方面，例如，已經(jīng)執(zhí)行了組合具有不同功能的多個(gè)硬宏以配置半導(dǎo)體芯片。

例如，在專利文件1至3中的每一個(gè)中描述了組合硬宏以配置半導(dǎo)體芯片的技術(shù)。

[相關(guān)技術(shù)文件]

[專利文件]

[專利文件1]

日本特開2000-260949號(hào)公報(bào)

[專利文件2]

日本特開2006-229088號(hào)公報(bào)

[專利文件3]

日本特開2006-269604號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：

例如，隨著車輛已經(jīng)越來(lái)越計(jì)算機(jī)化，已經(jīng)要求在車輛中的每一個(gè)中安裝的控制半導(dǎo)體器件包括更多的更高速接口電路。

半導(dǎo)體芯片具有：第一主表面，該第一主表面在平面圖中具有四邊形形狀；以及第二主表面，該第二主表面與第一主表面相對(duì)并且相似地在平面圖中具有四邊形形狀。在第二主表面之上，二維地布置有多個(gè)端子(例如，凸起電極)。當(dāng)半導(dǎo)體芯片安裝在布線襯底之上時(shí)，布置在半導(dǎo)體芯片的第二主表面之上的多個(gè)凸起電極與布線襯底的第一外部端子連接。因此，經(jīng)由與第一外部端子連接的凸起電極，供應(yīng)用于操作在半導(dǎo)體芯片中的電路塊的電源電壓，并且將輸入信號(hào)輸入至被包括在電路塊中的接口電路并且/或者從接口電路輸出輸出信號(hào)。

通常的情況是，在半導(dǎo)體芯片中，為了方便向在半導(dǎo)體芯片與其外部之間(即，在接口電路與外部之間)的接口傳輸信號(hào)/從其接收信號(hào)，接口電路被布置在半導(dǎo)體芯片的外圍區(qū)域中，并且用于提供與外部電連接的凸起電極沿著半導(dǎo)體芯片的第二主表面的各側(cè)中的每一個(gè)被布置。這允許通過(guò)使用沿著第二主表面的各側(cè)中的每一個(gè)被布置的凸起電極，在半導(dǎo)體芯片中的接口電路與半導(dǎo)體芯片的外部之間容易地設(shè)置電連接。應(yīng)注意，布置在半導(dǎo)體芯片的第二主表面的中心部分之上的凸起電極用于將例如電源電壓供應(yīng)至在半導(dǎo)體芯片中的多個(gè)電路塊。

嵌入在半導(dǎo)體芯片中的接口電路的示例包括通過(guò)使用硬宏配置的各種接口電路。例如，通過(guò)使用硬宏，來(lái)配置包括通過(guò)將模擬電源電壓用作操作電壓進(jìn)行操作的差分電路的高速接口電路、執(zhí)行向設(shè)置在半導(dǎo)體芯片外部的存儲(chǔ)器電路傳輸信號(hào)/從其接收信號(hào)的接口電路等。

在其中接口電路由此布置在半導(dǎo)體芯片的外圍區(qū)域中的情況下，當(dāng)很多個(gè)接口電路嵌入在半導(dǎo)體芯片中時(shí)，半導(dǎo)體芯片的各側(cè)可能延長(zhǎng)，從而不期望地增加半導(dǎo)體芯片的尺寸并且增加半導(dǎo)體器件的價(jià)格(生產(chǎn)成本)。

專利文件1、2和3中的每一個(gè)描述了涉及硬宏的技術(shù)，但是尚未認(rèn)識(shí)到多個(gè)接口電路的嵌入所導(dǎo)致的問(wèn)題。

根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件包括：半導(dǎo)體芯片、導(dǎo)電構(gòu)件和布線襯底。

該半導(dǎo)體器件包括：第一電路；第二電路；第一主表面；第二主表面，該第二主表面與第一主表面相對(duì)并且面朝第一主表面；多個(gè)第一端子，該多個(gè)第一端子二維地(平面地)形成在第二主表面之上并且與第一電路連接；以及多個(gè)第二端子，該多個(gè)第二端子二維地(平面地)形成在第二主表面之上并且與第二電路連接。布線襯底，該布線襯底包括：第一主表面，在該第一主表面之上布置有多個(gè)第一外部端子；布線層；以及第二主表面，在該多個(gè)第二主表面之上布置有多個(gè)第二外部端子，第二主表面經(jīng)由布線層與第一主表面相對(duì)。導(dǎo)電構(gòu)件通過(guò)將半導(dǎo)體芯片安裝在布線襯底的第一主表面之上，來(lái)將第一端子和第二端子與布線襯底的第一外部端子連接，從而使得半導(dǎo)體芯片的第二主表面面朝布線襯底的第一主表面。

當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，第一端子的布置圖案和第二端子的布置圖案包括相同的布置圖案。當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，第一電路布置為比第二電路更接近半導(dǎo)體芯片的第一側(cè)。第一端子包括第一電源端子，第一電源端子向第一電路供應(yīng)電源電壓，并且第二端子包括第二電源端子，第二電源端子向第二電路供應(yīng)電源電壓。當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，在第一電路的接近第二電路的區(qū)域中，將電源電壓供應(yīng)至第一電源端子的第一電源線形成在布線層中，并且，在第二電路的接近第一電路的區(qū)域中，將電源電壓供應(yīng)至第二電源端子的第二電源線形成在布線層中。

因此，當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，第一電路和第二電路相對(duì)于半導(dǎo)體芯片的第一側(cè)按照該順序布置。第一電路和第二電路中的每一個(gè)形成接口電路，從而使得接口電路相對(duì)于第一側(cè)布置在多個(gè)(兩個(gè))區(qū)中。因此，即使多個(gè)接口電路嵌入在半導(dǎo)體芯片中，能夠抑制第一側(cè)延長(zhǎng)，并且防止半導(dǎo)體芯片的尺寸增加。

當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，第一電源端子和第二電源端子彼此接近。因此，當(dāng)從半導(dǎo)體芯片的第一主表面看時(shí)，可以使第一電源線和第二電源線在布線層中彼此接近。這可以實(shí)現(xiàn)布線襯底的尺寸的減小。

根據(jù)該實(shí)施例，能夠提供可以抑制外部尺寸增加的半導(dǎo)體器件。

附圖說(shuō)明

圖1是示出了根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件的配置的示意性平面圖；

圖2是示出了根據(jù)實(shí)施例的半導(dǎo)體器件的配置的示意性截面圖；

圖3是示出了根據(jù)實(shí)施例的布線襯底的截面的截面圖；

圖4是示出了根據(jù)實(shí)施例的半導(dǎo)體芯片的配置的平面圖；

圖5是示出了根據(jù)實(shí)施例的半導(dǎo)體芯片的配置的框圖；

圖6是示出了根據(jù)實(shí)施例的MIPI-CSI標(biāo)準(zhǔn)化接口電路的配置的框圖；

圖7是示出了根據(jù)實(shí)施例的在MIPI-CSI標(biāo)準(zhǔn)化接口電路中的凸起電極的布置的平面圖；

圖8A至圖8C是均示出了根據(jù)實(shí)施例的在半導(dǎo)體芯片中的電路塊的配置的視圖；

圖9是示出了根據(jù)實(shí)施例的在MIPI-CSI標(biāo)準(zhǔn)化接口電路中的凸起電極的布置的平面圖；

圖10是根據(jù)實(shí)施例的布線襯底的平面圖；

圖11是根據(jù)實(shí)施例的布線襯底的詳細(xì)平面圖；

圖12是根據(jù)實(shí)施例的半導(dǎo)體器件的平面圖；

圖13是根據(jù)實(shí)施例的布線襯底的部分平面圖；以及

圖14是根據(jù)實(shí)施例的布線襯底的部分平面圖。

具體實(shí)施方式

以下將基于各個(gè)附圖來(lái)詳細(xì)描述本發(fā)明的一個(gè)實(shí)施例。應(yīng)注意，貫穿用于圖示各個(gè)實(shí)施例的所有附圖，類似的構(gòu)件用類似的附圖標(biāo)記表示，并且原則上省略對(duì)其的重復(fù)說(shuō)明。

(實(shí)施例)

<半導(dǎo)體器件的配置的概要>

圖1是示出了根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件SIP的配置的示意性平面圖。圖2是示出了根據(jù)實(shí)施例的半導(dǎo)體器件SIP的配置的示意性截面圖。首先，將通過(guò)使用圖1和圖2對(duì)根據(jù)實(shí)施例的半導(dǎo)體器件SIP的配置進(jìn)行描述。

在圖1中，CH表示半導(dǎo)體芯片，并且CH1至CH5表示半導(dǎo)體封裝件。此外，EL表示電子部件中的每一個(gè)，諸如電容器，并且SIP-B表示布線襯底。在此處提及的半導(dǎo)體封裝件CH1至CH5中的每一個(gè)中，半導(dǎo)體芯片模制在例如樹脂中。舉例說(shuō)明，圖2示出了在圖1中示出的半導(dǎo)體芯片CH、在圖1中示出的半導(dǎo)體封裝件CH1至CH5中的半導(dǎo)體封裝件CH1和CH5和在圖1中示出的三個(gè)電子部件EL中的一個(gè)中的每一個(gè)的截面。

在半導(dǎo)體芯片CH中，各個(gè)電路塊通過(guò)使用已知的制造技術(shù)而形成在半導(dǎo)體襯底(芯片)中。同樣，半導(dǎo)體封裝件CH1至CH5中的每一個(gè)均包括半導(dǎo)體襯底(芯片)，其中，各個(gè)電路塊通過(guò)使用已知的制造技術(shù)而形成。在半導(dǎo)體封裝件CH1至CH5中的每一個(gè)中，半導(dǎo)體襯底模制在樹脂等中。如圖2所示，半導(dǎo)體芯片CH具有第一主表面SAFC1和與第一主表面SAFC1相對(duì)的第二主表面SAFC2。在半導(dǎo)體芯片CH的第二主表面SAFC2(圖2)之上，形成有多個(gè)凸起電極(未示出，并且在下文中也稱為端子)。各個(gè)電路塊與對(duì)應(yīng)的凸起電極連接。如圖2所示，半導(dǎo)體封裝件CH1至CH5中的每一個(gè)包括第一主表面SAFC1和與第一主表面SAFC1相對(duì)的第二主表面SAFC2。在半導(dǎo)體封裝件CH1至CH5中的每一個(gè)中的半導(dǎo)體芯片中的電路塊與形成在第二主表面SAFC2之上的多個(gè)凸起電極(未示出)連接。

半導(dǎo)體襯底SIP-B包括：第一主表面SAFS1、第二主表面SAFS2和布線層。在圖2中，示出了布線襯底SIP-B的第一主表面和第二主表面SAFS1和SAFS2。半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5安裝在布線襯底SIP-B之上，從而使得半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第二主表面SAFC2面朝布線襯底SIP-B的第一主表面SAFS1。圖2示出了在其中僅僅半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1和CH5安裝在布線襯底SIP-B之上的狀態(tài)。然而，其它半導(dǎo)體封裝件CH2至CH4也相似地安裝在布線襯底SIP-B之上。

在布線襯底SIP-B的第一主表面SAFS1之上，設(shè)置有多個(gè)第一外部端子(未示出)。在多個(gè)第一外部端子與設(shè)置在半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第二主表面SAFC2之上的凸起電極之間，形成有凸起(導(dǎo)電構(gòu)件)BP和BP1至BP5，每個(gè)凸起用圓形標(biāo)記示出。凸起B(yǎng)P和BP1至BP5將在半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第二主表面SAFC2之上的多個(gè)凸起電極與在布線襯底SIP-B的第一主表面SAFS1之上的多個(gè)第一外部端子連接。應(yīng)注意，在圖2中，凸起B(yǎng)P和凸起B(yǎng)P1至BP5圖示為具有不同的尺寸。然而，凸起B(yǎng)P和凸起B(yǎng)P1至BP5的尺寸也可以相同。

在布線襯底SIP-B的第二主表面SAFS2之上，設(shè)置有多個(gè)第二外部端子，雖然未示出。在布線襯底SIP-B的第一主表面與第二主表面SAFS1與SAFS2之間，插入有布線層。如稍后通過(guò)使用圖3所描述的，布線層包括多個(gè)金屬布線層(導(dǎo)電布線層)和絕緣層。在布線層中由金屬布線層(導(dǎo)電布線層)形成的布線，將設(shè)置在第一主表面SAFS1之上的第一外部端子彼此電連接，或者將設(shè)置在第一主表面SAFS1之上的第一外部端子與設(shè)置在第二主表面SAFS2之上的第二外部端子電連接。即，在布線層中的布線將預(yù)期的第一外部端子彼此電連接，或者將預(yù)期的第一外部端子與預(yù)期的第二外部端子電連接。

在圖2中，UR-B表示用戶的襯底(在下文中也稱為用戶襯底)。用戶襯底UR-B包括：第一主表面SAFU1；第二主表面SAFU2；以及布線層，該布線層插入在第一主表面SAFU1與第二主表面SAFU2之間。布線襯底SIP-B安裝在用戶襯底UR-B之上，從而使得第二主表面SAFS2面朝用戶襯底UR-B的第一主表面SAFU-1。同樣在用戶襯底UR-B的第一主表面SAFU1之上，設(shè)置有多個(gè)用戶第一外部端子(未示出)，同樣在第二主表面SAFU2之上，設(shè)置有多個(gè)用戶第二外部端子(未示出)。在插入在第一主表面SAFU1與第二主表面SAFU2之間的布線層中由導(dǎo)電布線層形成的布線，將預(yù)期的用戶第一外部端子彼此電連接，或者將預(yù)期的用戶第一外部端子與預(yù)期的用戶第二外部端子電連接。

設(shè)置在用戶襯底UR-B的第一主表面SAFU1之上的用戶第一外部端子，經(jīng)由多個(gè)凸起(導(dǎo)電構(gòu)件)BG(每個(gè)凸起在圖2中用圓形標(biāo)記示出)，與設(shè)置在布線襯底SIP-B的第二主表面SAFS2之上的第二外部端子電連接。因此，例如，半導(dǎo)體芯片CH的凸起電極與在用戶襯底UR-B的第二主表面SAFU2之上的用戶第二外部端子電連接。

在圖1和圖2中，電子部件EL中的每一個(gè)示出了電容器。電容器具有端子BF，該端子BF與設(shè)置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子電連接。在圖1和圖2中示出的電容器(電子部件EL)中的每一個(gè)示出了用于穩(wěn)定電源電壓的旁通電容器，雖然未具體地限制電容器。

在圖1中，舉例說(shuō)明，在設(shè)置在半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第二主表面SAFC2之上的凸起電極與設(shè)置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子之間設(shè)置的凸起的每一個(gè)用圓形標(biāo)記示出。同樣在半導(dǎo)體芯片CH中，在設(shè)置在半導(dǎo)體芯片CH的第二主表面SAFC2之上的凸起電極與設(shè)置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子之間相似地設(shè)置多個(gè)凸起，雖然在圖1中未示出。

在圖1和圖2中示出的示例中，設(shè)置在半導(dǎo)體芯片和半導(dǎo)體封裝件的第二主表面SAFC2之上的凸起電極，與經(jīng)由凸起設(shè)置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子電連接。然而，連接構(gòu)件不限于凸起，只要可以提供電連接即可。同樣，在布線襯底SIP-B的第二主表面SAFS2之上的第二外部端子與在用戶襯底UR-B的第一主表面SAFU1之上的用戶第一外部端子之間的連接構(gòu)件不限于凸起，只要可以提供電連接即可。

在本實(shí)施例中，半導(dǎo)體芯片CH是在其中嵌入有作為電路塊的微處理器和多個(gè)高速接口電路的半導(dǎo)體芯片，雖然未具體地限制半導(dǎo)體芯片CH。半導(dǎo)體封裝件CH1至CH4中的每一個(gè)是通過(guò)模制半導(dǎo)體芯片而形成的半導(dǎo)體封裝件，在該半導(dǎo)體芯片中，嵌入有作為電路塊的動(dòng)態(tài)類型存儲(chǔ)器。半導(dǎo)體封裝件CH5是通過(guò)模制半導(dǎo)體芯片而形成的半導(dǎo)體封裝件，在該半導(dǎo)體芯片中，嵌入有作為電路塊的電可重寫非易失性存儲(chǔ)器(閃速存儲(chǔ)器)。在布線襯底SIP-B的第一主表面SAFS1之上，多個(gè)半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5平行布置。因此，布線襯底SIP-B的第一主表面SAFS1的面積區(qū)域大于半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5的第二主表面SAFC2的相應(yīng)面積區(qū)域。此外，由于布線襯底SIP-B的第二主表面SAFS2和第一主表面SAFS1平行延伸，所以布線襯底SIP-B的第二主表面SAFS2的面積區(qū)域也大于半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5的第二主表面SAFC2的相應(yīng)面積區(qū)域。

在圖1中，用虛線圍成的區(qū)域DAR和用實(shí)線圍成的區(qū)域AAR示意性地示出了在布線襯底SIP-B中的布線的類型。在區(qū)域DAR示出的布線襯底SIP-B的布線層中的布線中的每一個(gè)，主要用于供應(yīng)用于操作半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5的數(shù)字電源電壓，并且傳輸數(shù)字信號(hào)。與之形成對(duì)照，在區(qū)域AAR示出的布線襯底SIP-B的布線層中的布線中的每一個(gè)主要用于供應(yīng)用于操作半導(dǎo)體芯片CH中的高速接口電路的模擬電源電壓，并且傳輸模擬信號(hào)。

在本說(shuō)明書中，將在圖2中當(dāng)從上往下看物體時(shí)獲得的視圖將作為頂視圖進(jìn)行描述。當(dāng)通過(guò)使用半導(dǎo)體芯片CH、半導(dǎo)體封裝件CH1至CH5和布線襯底SIP-B作為參照來(lái)進(jìn)行說(shuō)明時(shí)，假設(shè)在其中在圖2中從上方看半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第一主表面SAFC1以及布線襯底SIP-B的第一主表面SAFS1的情況與在其中從第一主表面(第一主表面)看物體的情況相對(duì)應(yīng)，來(lái)進(jìn)行說(shuō)明。同樣，假設(shè)在其中在圖2中從下方看半導(dǎo)體芯片CH和半導(dǎo)體封裝件CH1至CH5中的每一個(gè)的第二主表面SAFC2以及布線襯底SIP-B的第二主表面SAFS2的情況與在其中從第二主表面(第二主表面)看物體的情況相對(duì)應(yīng)，來(lái)進(jìn)行說(shuō)明。

圖3是示出了根據(jù)實(shí)施例的布線襯底SIP-B的截面的截面圖。在圖3中，TIS表示頂部絕緣膜，BIS表示底部絕緣膜，并且IS2至IS9中的每一個(gè)表示絕緣層。同樣，ML1至ML10表示金屬布線層(導(dǎo)電布線層)。簡(jiǎn)而言之，布線襯底SIP-B包括：頂部絕緣膜TIS、底部絕緣膜BIS、金屬布線層ML1至ML10和絕緣層IS1至IS9。多個(gè)金屬布線層ML1至ML10和多個(gè)絕緣膜IS1至IS9插入在頂部絕緣膜TIS與底部絕緣膜BIS之間。金屬布線層ML1至ML10和絕緣層IS1至IS9交替地布置。換言之，金屬布線層ML1至ML10和絕緣層IS1至IS9交替地堆疊。這在金屬布線層ML1至ML10之間提供電隔離。布線襯底SIP-B的第一主表面SAFS1與頂部絕緣膜TIS側(cè)相對(duì)應(yīng)，而布線襯底SIP-B的第二主表面SAFS2與底部絕緣膜BIS側(cè)相對(duì)應(yīng)。

當(dāng)設(shè)置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子彼此連接時(shí)，開口設(shè)置在頂部絕緣膜TIS的預(yù)期部分中，并且形成有用作第一外部端子的電極，雖然在圖3中未示出。而且，在絕緣膜IS1至IS9的預(yù)期層(一個(gè)或者多個(gè)層)的預(yù)期部分中，設(shè)置有開口。通過(guò)用金屬填充設(shè)置的開口，將預(yù)期金屬布線層電連接。因此，形成將第一外部端子彼此電連接的金屬布線。同樣，當(dāng)設(shè)置在第一主表面SAFS1之上的第一外部端子與設(shè)置在第二主表面SAFS2之上的第二外部端子連接時(shí)，在頂部絕緣膜TIS和底部絕緣膜BIS的預(yù)期部分中，設(shè)置有開口，并且形成有用作第一外部端子和第二外部端子的電極。同樣，在絕緣膜IS1至IS9的預(yù)期層(一個(gè)或者多個(gè)層)的預(yù)期部分中，設(shè)置有開口。通過(guò)用金屬填充設(shè)置的開口，形成預(yù)期金屬布線。這允許第一外部端子和第二外部端子彼此電連接。

從另一方面看，也可以考慮，當(dāng)開口設(shè)置在頂部絕緣膜TIS和底部絕緣膜BIS中時(shí)，金屬布線層的通過(guò)開口暴露出來(lái)的區(qū)域與第一外部端子和第二外部端子相對(duì)應(yīng)。

在圖1中示出的區(qū)域DAR中，例如，第二金屬布線層和第四金屬布線層ML2和ML4用作主要用于傳輸數(shù)字信號(hào)的布線，而余下的金屬布線層ML1、ML3和ML5至ML10用作主要用于供應(yīng)數(shù)字電源電壓和接地電壓的布線。與之形成對(duì)照，在圖1中示出的區(qū)域AAR中，例如，第二金屬布線層ML2用作主要用于傳輸高速接口信號(hào)的布線，而余下的金屬布線層ML1和ML3至ML10用作主要用于供應(yīng)模擬電源電壓和接地電壓的布線。

在本實(shí)施例中，布線襯底SIP-B通過(guò)將三個(gè)組合層堆疊在四層核心襯底的兩個(gè)表面中的每一個(gè)之上而形成。當(dāng)參照?qǐng)D3進(jìn)行說(shuō)明時(shí)，四層核心襯底由四個(gè)金屬布線層ML4至ML7形成。在四個(gè)金屬布線層ML4至ML7中，金屬布線層ML4是頂部核心層，并且提供核心襯底的第一主表面，并且面朝用作第一主表面的金屬布線層ML4的金屬布線層ML7是底部核心層并且提供核心襯底的第二主表面。核心襯底是四層核心襯底，其中，兩個(gè)金屬布線層ML5和ML6插入在提供第一主表面(頂部核心層)的金屬布線層ML4與提供第二主表面(底部核心層)的金屬布線層ML7之間。

在提供四層核心襯底的第一主表面的金屬布線層ML4之上，堆疊有三個(gè)組合層，而在提供四層核心襯底的第二主表面的金屬布線層ML7之上，堆疊有三個(gè)組合層。在圖3中，將堆疊在核心襯底的第一主表面之上的三個(gè)組合層示出為金屬布線層ML3和ML1，并且將堆疊在核心襯底的第二主表面之上的三個(gè)組合層示出為金屬布線層ML8至ML10。

核心層和組合層的加工精度取決于制造工藝。一般而言，組合層具有更高的加工精度，并且不需要使用厚且長(zhǎng)的穿透通孔。為此，傳輸高速信號(hào)的高速信號(hào)線優(yōu)選地通過(guò)使用組合層而形成。因此，在本實(shí)施例中，傳輸數(shù)字信號(hào)和高速接口信號(hào)中的信號(hào)線的每一個(gè)由第二金屬布線層ML2形成作為組合層，雖然傳輸數(shù)字信號(hào)和高速接口信號(hào)的信號(hào)線不限于此。

<半導(dǎo)體芯片的配置(端子布置)>

圖4是示出了根據(jù)實(shí)施例的半導(dǎo)體芯片的配置的平面圖。在圖4中，示出了包括微處理器和接口電路的半導(dǎo)體芯片CH的平面圖。圖4示出了當(dāng)從第一主表面SAFC1看時(shí)布置在半導(dǎo)體芯片CH的第二主表面SAFC2之上的凸起電極。換言之，在圖4中，凸起電極的在半導(dǎo)體芯片CH的第二主表面SAFC2之上的布置通過(guò)半導(dǎo)體芯片CH示出。

半導(dǎo)體芯片CH的第二主表面SAFC2具有四個(gè)側(cè)面，EU、ED、ER和EL。即，第二主表面SAFC2由四個(gè)側(cè)面圍成。在它們之中，側(cè)面EU和ED彼此平行延伸，并且側(cè)面ER和EL也彼此平行延伸。側(cè)面EU和ED與側(cè)面ER和EL交叉。同樣，在該圖中，C-RU表示由彼此交叉的側(cè)面EU和ER形成的角部，并且C-DR表示由彼此交叉的側(cè)面ER和ED形成的角部。同樣，C-LD表示由彼此交叉的側(cè)面ED和EL形成的角部，并且C-UL表示由彼此交叉的側(cè)面EL和EU形成的角部。

可以考慮，第二主表面SAFC2的側(cè)面EU、ER、ED和EL示出了半導(dǎo)體芯片CH的相應(yīng)側(cè)面。同樣，第二主表面SAFC2的角部C-RU、C-DR、C-LD和C-UL示出了半導(dǎo)體芯片CH的單獨(dú)的角部。同樣，如圖4所示，當(dāng)從第一主表面SAFC1看時(shí)，半導(dǎo)體芯片CH在平面圖中具有四邊形形狀。

在半導(dǎo)體芯片CH的第二主表面SAFC2之上，多個(gè)凸起電極二維地(平面地)有規(guī)律地布置。在布置在第二主表面SAFC2之上的多個(gè)凸起電極中，二維地有規(guī)律地布置在第二主表面SAFC2的中心部分之上的凸起電極BD用作向其供應(yīng)有數(shù)字電源電壓的凸起電極。另一方面，沿著側(cè)面EU、ED、ER和EL中的每一個(gè)布置的凸起電極用作用于傳輸/接收接口信號(hào)的凸起電極、和向其供應(yīng)有用于接口電路的電源電壓的凸起電極。換言之，在側(cè)面中的每一個(gè)與向其供應(yīng)有數(shù)字電源電壓的凸起電極BD之間，布置有用于接口電路的凸起電極。為了避免復(fù)雜的圖示，在圖4中，作為代表，清晰地示出了向其供應(yīng)有數(shù)字電源電壓的9個(gè)凸起電極BD。應(yīng)注意，在圖4中示出的示例中，凸起電極布置在半導(dǎo)體芯片CH的第二主表面SAFC2的中心處，并且M-BD具體示出了布置在中心處的凸起電極。

半導(dǎo)體芯片CH包括作為接口電路的相互不同類型的多個(gè)接口電路。半導(dǎo)體芯片CH包括：例如，輸出、輸入、或者輸入/輸出來(lái)自微處理器的控制信號(hào)的數(shù)字信號(hào)接口電路；用于在微處理器與其它半導(dǎo)體封裝件CH1至CH5之間的數(shù)據(jù)傳輸/接收的數(shù)字信號(hào)接口電路；高速接口電路等。

高速接口電路中的每一個(gè)包括差分電路，該差分電路用模擬電源電壓進(jìn)行操作。稍后將對(duì)高速接口電路的配置的一個(gè)示例進(jìn)行描述。

在根據(jù)本實(shí)施例的半導(dǎo)體芯片CH中，數(shù)字信號(hào)接口電路的凸起電極沿著側(cè)面EU、EL和ER中的每一個(gè)布置。同樣，高速接口電路的凸起電極沿著側(cè)面ED布置。在圖4中，為了避免復(fù)雜的圖示，未單獨(dú)示出數(shù)字信號(hào)接口的凸起電極，但是將在其中布置有多個(gè)凸起電極的區(qū)域示出為端子(凸起電極)區(qū)域DF。同樣，也未單獨(dú)示出高速接口電路的凸起電極，但是將在其中布置有多個(gè)凸起電極的區(qū)域示出為端子(凸起電極)區(qū)域AF1至AF6和AF7-0至AF7-3。

在本實(shí)施例中，半導(dǎo)體芯片CH包括(作為高速接口電路)下文描述的6種類型的接口電路，雖然未具體地限制高速接口電路。即，半導(dǎo)體芯片CH包括(作為接口電路)通用串行總線(在下文中也稱為USB)標(biāo)準(zhǔn)化接口電路和高清多媒體接口(在下文中也稱為HDMI(注冊(cè)商標(biāo)))標(biāo)準(zhǔn)電路。半導(dǎo)體芯片CH也包括(作為接口電路)LVDS(低電壓差分信令)技術(shù)接口電路、eSATA(外部串行ATA)技術(shù)接口電路、PCIe(PCI Express)標(biāo)準(zhǔn)化接口電路和MIPI-CSI標(biāo)準(zhǔn)化接口電路。

圖4示出了如下這樣的情況：在其中，與多個(gè)通道(多個(gè)溝道)相對(duì)應(yīng)的接口電路被設(shè)置為MIPI-CSI標(biāo)準(zhǔn)化接口電路，與兩個(gè)溝道相對(duì)應(yīng)的接口電路被設(shè)置為USB標(biāo)準(zhǔn)化接口電路，并且與一個(gè)溝道相對(duì)應(yīng)的接口電路被設(shè)置為余下的高速接口電路中的每一個(gè)。即，圖4示出了如下這樣的情況：在其中，半導(dǎo)體芯片CH具有在高速接口電路之中的多個(gè)MIPI-CSI標(biāo)準(zhǔn)化接口電路、在高速接口電路之中的兩個(gè)USB標(biāo)準(zhǔn)化接口電路、以及相互不同類型的余下的高速接口電路。

在圖4中，在端子區(qū)域AF1至AF6與AF7-0至AF7-3之中的端子區(qū)域AF1中，布置有與第一溝道USB標(biāo)準(zhǔn)化接口電路相對(duì)應(yīng)的多個(gè)凸起電極。在端子區(qū)域AF2中，布置有與第二溝道USB標(biāo)準(zhǔn)化接口電路相對(duì)應(yīng)的多個(gè)凸起電極。同樣，在端子區(qū)域AF3中，布置有與PCIe標(biāo)準(zhǔn)化接口電路相對(duì)應(yīng)的多個(gè)凸起電極。在端子區(qū)域SF4中，布置有與HDMI標(biāo)準(zhǔn)化接口電路相對(duì)應(yīng)的多個(gè)凸起電極。在端子區(qū)域AF6中，布置有與LVDS技術(shù)接口電路相對(duì)應(yīng)的多個(gè)凸起電極。

根據(jù)本實(shí)施例的半導(dǎo)體芯片CH具有四個(gè)MIPI-CSI標(biāo)準(zhǔn)化接口電路。如稍后將通過(guò)使用圖5所描述的，在本實(shí)施例中，這四個(gè)MIPI-CIS標(biāo)準(zhǔn)化接口電路CSI0至CSI3布置成兩對(duì)。即，將這四個(gè)MIPI-CSI標(biāo)準(zhǔn)化接口電路劃分為：MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0和CSI2(第一電路和第二電路)，該MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0和CSI2布置為接近側(cè)面ED；以及MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI1和CSI3(第二電路和第四電路)，該MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI1和CSI3布置為比MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0和CSI2更遠(yuǎn)離側(cè)面ED。換言之，MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0和CSI2布置為比MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI1和CSI3更接近側(cè)面ED。

從另一方面看，當(dāng)以側(cè)面ED為參照時(shí)，接口電路布置在兩個(gè)區(qū)中。在這種情況下，布置為接近側(cè)面ED的接口電路CSI0和CSI2與第一區(qū)相對(duì)應(yīng)。另一方面，布置為比接口電路CSI0和CSI2更接近半導(dǎo)體芯片的中心部分(或者布置為比接口電路CSI0和CSI2更遠(yuǎn)離側(cè)面ED)的接口電路CSI1和CSI3與第二區(qū)相對(duì)應(yīng)。

根據(jù)這些接口電路CSI0至CSI3的布置，與其相對(duì)應(yīng)的凸起電極也布置在第二主表面SAFC2之上。即，與接口電路CSI0和CSI2相對(duì)應(yīng)的凸起電極布置在位于接近側(cè)面ED的端子區(qū)域AF7-0和AF7-2中。另一方面，與接口電路CSI1和CSI3相對(duì)應(yīng)的凸起電極布置在端子區(qū)域AF7-1和AF7-3中，該端子區(qū)域AF7-1和AF7-3布置為比端子區(qū)域AF7-0和AF7-2遠(yuǎn)離側(cè)面ED。從另一方面看，可以考慮，當(dāng)以側(cè)面ED為參照時(shí)，與MIPI-CSI標(biāo)準(zhǔn)化接口電路相對(duì)應(yīng)的凸起電極也布置在兩個(gè)區(qū)中。

即，與接口電路CSI0相對(duì)應(yīng)的凸起電極布置在接近側(cè)面ED的第一區(qū)端子區(qū)域AF7-0中，并且與接口電路CSI2相對(duì)應(yīng)的凸起電極也布置在接近側(cè)面ED的第一區(qū)端子區(qū)域AF7-2中。與之形成對(duì)照，與接口電路CSI1相對(duì)應(yīng)的凸起電極布置在遠(yuǎn)離(背離)側(cè)面ED的第二區(qū)端子區(qū)域AF7-1中，并且與接口電路CSI3相對(duì)應(yīng)的凸起電極也布置在遠(yuǎn)離(背離)側(cè)面ED的第二區(qū)端子區(qū)域AF7-3中。

這可以防止半導(dǎo)體芯片CH的側(cè)面ED變得比在所有接口電路都沿著側(cè)面ED布置的情況下更長(zhǎng)。因此，能夠抑制半導(dǎo)體芯片CH的尺寸增加。

應(yīng)注意，根據(jù)本實(shí)施例的半導(dǎo)體芯片CH具有兩個(gè)USB標(biāo)準(zhǔn)化接口電路。在半導(dǎo)體芯片CH中，這允許USB標(biāo)準(zhǔn)化接口電路替代MIPI-CSI標(biāo)準(zhǔn)化接口電路而設(shè)置在兩個(gè)區(qū)中。然而，在USB 3.0標(biāo)準(zhǔn)和USB 2.0標(biāo)準(zhǔn)中，最大數(shù)據(jù)傳送速度高于在MIPI-CSI標(biāo)準(zhǔn)中的數(shù)據(jù)傳送速度。由于數(shù)據(jù)傳送速度為高，與在其中MIPI-CSI接口電路設(shè)置在兩個(gè)區(qū)中的情況相比，要求考慮傳送數(shù)據(jù)等的信號(hào)線的放置。此外，為了操作滿足USB 3.0標(biāo)準(zhǔn)、USB 2.0標(biāo)準(zhǔn)和USB 1.1標(biāo)準(zhǔn)的接口電路，需要符合單獨(dú)標(biāo)準(zhǔn)的三種類型的模擬電源電壓。與之形成對(duì)照，在MIPI-CSI標(biāo)準(zhǔn)化接口電路中，例如，僅僅一種類型的模擬電源電壓便足夠。因此，當(dāng)MIPI-CSI標(biāo)準(zhǔn)化接口電路設(shè)置在布置在從側(cè)面ED朝著半導(dǎo)體芯片CH的中心部分的方向上的兩個(gè)區(qū)中時(shí)，模擬電源電壓線的放置更容易。

為此，期望在兩個(gè)區(qū)(多個(gè)區(qū))中設(shè)置MIPI-CSI標(biāo)準(zhǔn)化接口電路，如圖4所示。然而，在圖4中，USB標(biāo)準(zhǔn)化接口電路也可以布置在多個(gè)區(qū)中。

在其中布置有與接口電路CSI0至CSI3相對(duì)應(yīng)的凸起電極的端子區(qū)域AF7-0至AF7-3，布置在更接近四個(gè)角部C-RU、C-DR、C-LD和C-UL之中的角部C-LD的部分中。這可以改進(jìn)在布線襯底SIP-B中的布線的自由度，如稍后將描述的。

<在半導(dǎo)體芯片中的配置(電路塊)>

接下來(lái)，將對(duì)在半導(dǎo)體芯片CH中的配置進(jìn)行描述。圖5是示出了根據(jù)實(shí)施例的在半導(dǎo)體芯片CH中的配置的框圖。半導(dǎo)體芯片CH包括多個(gè)電路塊，但是在圖5中，作為代表，僅僅示出了微處理器CPU和高速接口電路。

圖5示意性地圖示了當(dāng)根據(jù)半導(dǎo)體芯片CH的真實(shí)布置從第一主表面SAFC1看半導(dǎo)體芯片CH時(shí)的電路塊的布置。即，在圖5中，根據(jù)接口電路的在半導(dǎo)體芯片CH中的真實(shí)布置來(lái)圖示接下來(lái)要描述的接口電路。

在該圖中，微處理器CPU根據(jù)存儲(chǔ)在存儲(chǔ)器(未示出)中的程序進(jìn)行操作。在操作期間，微處理器CPU經(jīng)由例如數(shù)字接口電路、在與數(shù)字接口電路相對(duì)應(yīng)的端子區(qū)域DF(圖4)中的凸起電極、和在布線層中的布線執(zhí)行向半導(dǎo)體封裝件CH1至CH5傳輸數(shù)據(jù)/從其接收數(shù)據(jù)，以執(zhí)行預(yù)定處理。微處理器CPU也根據(jù)一個(gè)程序，經(jīng)由高速接口電路和在與高速接口電路相對(duì)應(yīng)的端子區(qū)域AF1至AF6和AF7-0至AF7-3(圖4)中的凸起電極，執(zhí)行向半導(dǎo)體器件SIP外部傳輸信號(hào)/從其接收信號(hào)。

在圖5中，US1和US2表示USB標(biāo)準(zhǔn)化接口電路。接口電路US1是第一溝道USB標(biāo)準(zhǔn)化接口電路，并且接口電路US2是第二溝道USB標(biāo)準(zhǔn)化接口電路。在圖5中，PCI表示PCIe標(biāo)準(zhǔn)化接口電路，SAT表示eSATA技術(shù)接口電路，并且HDM表示HDMI標(biāo)準(zhǔn)化接口電路。同樣，LVDS表示LVDS技術(shù)接口電路，并且CSI0至CSI3表示MIPI-CSI標(biāo)準(zhǔn)化接口電路。接口電路CSI0至CSI3中的每一個(gè)是，例如，與多個(gè)通道相對(duì)應(yīng)的MIPI-CSI標(biāo)準(zhǔn)化接口電路。

在圖5中，接口電路LVDS和CSI0至CSI3的電路塊示出為大于其它接口電路的電路塊。然而，這是為了方便說(shuō)明，并且在電路塊之間的尺寸關(guān)系不限于此。

高速接口電路US1、US2、PCI、SAT、HDM、LVDS、CSI0和CSI2沿著半導(dǎo)體芯片CH的側(cè)面ED布置。接口電路CSI1和CSI3也沿著半導(dǎo)體芯片CH的側(cè)面ED布置，從而使得接口電路CSI0和CSI2插入在接口電路CSI1和CSI3與側(cè)面ED之間。因此，接口電路CSI1和CSI3位于比接口電路CSI0和CSI2更遠(yuǎn)離側(cè)面ED。即，當(dāng)以側(cè)面ED為參照時(shí)，接口電路CSI0至CSI3布置在兩個(gè)區(qū)中。在接近在四個(gè)角部C-RU、C-DR、C-LD和C-UL之中的角部C-LD的區(qū)域中，接口電路CSI0至CSI3布置在兩個(gè)區(qū)中。

這些接口電路US1、US2、PCI、SAT、HDM、LVDS和CSI0至CSI3具有輸入或者輸出，該輸入或者輸出與布置在圖4中示出的對(duì)應(yīng)的端子區(qū)域AF1至AF6和AF7-0至AF7-3中的凸起電極連接。

<高速接口電路的配置>

接下來(lái)，將對(duì)高速接口電路的配置進(jìn)行描述。此處通過(guò)使用圖6和圖7對(duì)MIPI-CSI標(biāo)準(zhǔn)化接口電路的配置進(jìn)行描述。圖6是示出了與兩個(gè)通道相對(duì)應(yīng)的MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI的配置的框圖。圖7是示出了與在圖6中示出的MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI相對(duì)應(yīng)的凸起電極(端子)的布置的平面圖。

首先，通過(guò)使用圖6，將對(duì)MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI進(jìn)行說(shuō)明。圖6示出了僅僅單元電路部分CSI-U0、CSI-U1和CSI-UC作為MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI的與凸起電極相對(duì)應(yīng)的部分。來(lái)自這些單元電路部分CSI-U0、CSI-U1和CSI-UC的輸出信號(hào)ON0、OP0、ON1、OP1、ONC和OPC供應(yīng)至處理電路部分(未示出)。來(lái)自接口電路CSI的輸出信號(hào)從處理電路部分供應(yīng)至例如微處理器CPU。

單元電路部分CSI-U0、CSI-U1和CSI-UC具有相同的配置，雖然其配置未具體地限制。因此，作為代表，此處將對(duì)單元電路部分CSI-U1進(jìn)行描述。在圖6中，SA表示差分電路，并且LVCT表示電平轉(zhuǎn)換電路。向差分電路SA供應(yīng)一對(duì)差分信號(hào)(互補(bǔ)信號(hào))N1和P1作為輸入信號(hào)。差分電路SA具有根據(jù)參考信號(hào)REXT的值確定的特性。由差分電路SA放大的這對(duì)差分信號(hào)供應(yīng)至電平轉(zhuǎn)換電路LVCT。電平轉(zhuǎn)換后的輸出信號(hào)ON1和OP1供應(yīng)至處理電路部分(未示出)。簡(jiǎn)而言之，單元電路部分CSI-U1接收這對(duì)差分信號(hào)N1和P1，并且輸出與這對(duì)差分信號(hào)N1和P1相對(duì)應(yīng)的電平轉(zhuǎn)換后的輸出信號(hào)ON1和OP1。

同樣，單元電路部分CS1-U0接收這對(duì)差分信號(hào)N0和P0，并且輸出與接收到的差分信號(hào)相對(duì)應(yīng)的這對(duì)差分輸出信號(hào)ON0和OP0。同樣，單元電路部分CSI-UC接收這對(duì)差分時(shí)鐘信號(hào)NC和PC，并且輸出與這對(duì)差分時(shí)鐘信號(hào)NC和PC相對(duì)應(yīng)的一對(duì)差分輸出時(shí)鐘信號(hào)ONC和OPC。

向MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI供應(yīng)來(lái)自例如照相機(jī)的輸出信號(hào)和時(shí)鐘信號(hào)作為輸入信號(hào)和時(shí)鐘信號(hào)。例如，供應(yīng)來(lái)自照相機(jī)的輸出信號(hào)作為這對(duì)差分信號(hào)N1和P1，并且供應(yīng)時(shí)鐘信號(hào)作為一對(duì)差分時(shí)鐘信號(hào)NC和PC。

處理電路部分(未示出)檢索與這對(duì)差分輸出時(shí)鐘信號(hào)ONC和OPC同步的一對(duì)輸出信號(hào)ON1和OP1，對(duì)其執(zhí)行處理，并且將這對(duì)處理后的差分輸出信號(hào)ON1和OP1供應(yīng)至微處理器CPU。至此，已經(jīng)通過(guò)使用與第二通道相對(duì)應(yīng)的單元電路CSI-U1作為示例進(jìn)行了說(shuō)明，但是這也適用于與第一通道相對(duì)應(yīng)的單元電路CSI-U0。

作為第一通道輸入信號(hào)的這對(duì)差分信號(hào)N0和P0，經(jīng)由在布線襯底SIP-B中的信號(hào)線，從半導(dǎo)體器件SIP外部(例如，照相機(jī)，未示出)供應(yīng)至對(duì)應(yīng)的凸起電極BDN0和BD-P0。同樣，作為第二通道輸入信號(hào)的這對(duì)差分信號(hào)N1和P1，也經(jīng)由在布線襯底SIP-B中的信號(hào)線，從半導(dǎo)體器件SIP外部供應(yīng)至對(duì)應(yīng)的凸起電極BD-N1和BD-P1。作為時(shí)鐘信號(hào)的這對(duì)差分時(shí)鐘信號(hào)NC和PC，也經(jīng)由在布線襯底SIP-B中的信號(hào)線，從半導(dǎo)體器件SIP外部供應(yīng)至對(duì)應(yīng)的凸起電極BD-NC和BD-PC。

利用在單元電路部分CSI-U0、CSI-U1和CSI-UC中的相應(yīng)差分電路SA，連接凸起電極BD-Va、BD-Vs和BD-RE。凸起電極BD-Va是向其供應(yīng)有模擬電源電壓Va的模擬電源凸起電極(模擬電源端子)，并且從半導(dǎo)體器件SIP外部接收向其供應(yīng)的模擬電源電壓Va。凸起電極BD-Vs是向其供應(yīng)有接地電源電壓Vs的接地電源凸起電極(接地電源端子)。從半導(dǎo)體器件SIP外部向凸起電極BD-Vs供應(yīng)接地電源電壓Vs。在單元電路部分CSI-U0、CSI-U1和CSI-UC中的每一個(gè)中的差分電路SA通過(guò)將供應(yīng)至模擬電源凸起電極BD-Va的模擬電源電壓Va用作操作電壓來(lái)進(jìn)行操作。差分電路SA中的每一個(gè)具有基于供應(yīng)至凸起電極BD-RE的參考信號(hào)REXT而設(shè)置的特性。

在單元電路部分CSI-U0、CSI-U1和CSI-UC中的電平轉(zhuǎn)換電路LVCT的每一個(gè)與凸起電極BD-Vd和凸起電極BD-Vs連接。此處，凸起電極BD-Vd是數(shù)字電源凸起電極，從半導(dǎo)體器件SIP外部向該數(shù)字電源凸起電極供應(yīng)數(shù)字電源電壓Vd。電平轉(zhuǎn)換電路LVCT中的每一個(gè)通過(guò)將供應(yīng)至數(shù)字電源凸起電極BD-Vd的數(shù)字電源電壓Vd用作操作電壓來(lái)進(jìn)行操作。在圖6中示出的示例中，電平轉(zhuǎn)換電路LVCT和差分電路BA與相同的凸起電極BD-Vs連接。然而，供應(yīng)至電平轉(zhuǎn)換電路LVCT和差分電路SA的電壓不限于此。例如，也可能將數(shù)字接地電源電壓供應(yīng)至電平轉(zhuǎn)換電路LVCT，并且將模擬接地電源電壓供應(yīng)至差分電路SA。

圖8A和圖8B中的每一個(gè)是示出了差分電路SA的配置的一個(gè)示例的電路圖。

例如，如圖8A所示，差分電路SA包括：一對(duì)差分晶體管(MOSFET)NT1和NT2、恒流電路IO和負(fù)載電路LD。接地電源電壓Vs經(jīng)由恒流電路IO供應(yīng)至差分晶體管NT1和NT2的源極，而模擬電源電壓Va經(jīng)由負(fù)載電路LD供應(yīng)至差分晶體管NT1和NT2的相應(yīng)漏極。因此，產(chǎn)生并且輸出與這對(duì)信號(hào)P1與N1之差相對(duì)應(yīng)的信號(hào)/OUT1和OUT1。作為差分電路SA的另一示例，存在偽差分電路。在圖8B中示出了偽差分電路的配置的一個(gè)示例。偽差分電路包括：一對(duì)反相電路IV1和IV2，這對(duì)反相電路IV1和IV2分別供應(yīng)有接地電源電壓Vs和模擬電源電壓Va以用模擬電源電壓Va進(jìn)行操作。通過(guò)將這對(duì)差分信號(hào)P1和N1供應(yīng)至反相器IV1和IV2，形成并且輸出差分改變的輸出信號(hào)/OUT1和OUT1。

通過(guò)將這對(duì)差分信號(hào)用作接口電路，可以基于信號(hào)之差來(lái)確定數(shù)據(jù)。這允許實(shí)施高速接口電路。即，在實(shí)施例中使用的接口電路是能夠高速數(shù)據(jù)傳送的高速接口電路。

在圖5中示出的微處理器CPU包括邏輯電路，諸如與非(NAND)電路和或(OR)電路、PLL振蕩電路等。這些電路用數(shù)字電源電壓Vd進(jìn)行操作。下面將以在圖8C中示出的邏輯電路為例進(jìn)行說(shuō)明。向邏輯電路LCKT供應(yīng)接地電源電壓Vs和數(shù)字電源電壓Vd。邏輯電路LCKT通過(guò)將數(shù)字電源供應(yīng)電壓Vd用作操作電壓來(lái)進(jìn)行操作。在通過(guò)使用在圖8C中示出的示例進(jìn)行的說(shuō)明中，邏輯電路LCKT在單相輸入信號(hào)in1至inp之間執(zhí)行邏輯操作，并且輸出邏輯操作的結(jié)果作為OUT。模擬電源電壓Va經(jīng)由在圖6中示出的凸起電極VD-Va供應(yīng)，而數(shù)字電源電壓Vd經(jīng)由在圖6中示出的凸起電極BD-Vd供應(yīng)。

在本說(shuō)明書中，用于操作差分電路和PLL振蕩電路的電源電壓稱為模擬電源電壓，并且用于操作邏輯電路的電源電壓稱為數(shù)字電源電壓。

圖7示出了在圖6中圖示的凸起電極BD-Vd、BD-Vs、BD-Va、BD-N0、BD-P0、BD-N1、BD-P1、BD-NC和BD-PC的布置。圖7示出了當(dāng)從第一主表面SAFC1看第二主表面SAFC2時(shí)布置在半導(dǎo)體芯片CH的第二主表面SAFC2之上的凸起電極的布置。在圖6中，將模擬電源電壓凸起電極BD-Va、數(shù)字電源凸起電極BD-Vd和接地電源凸起電極BD-Vs中的每一個(gè)示出為一個(gè)凸起電極。然而，在本實(shí)施例中，上文提及的電源凸起電極中的每一個(gè)包括多個(gè)凸起電極。圖7圖示了根據(jù)其真實(shí)布置的在圖6中示出的凸起電極的布置。

在圖6中示出的接口電路CSI的凸起電極布置在半導(dǎo)體芯片CH的第二主表面SAFC2的一個(gè)端子區(qū)域CSI-BD中。端子區(qū)域CSI-BD在圖7中用虛線示出，并且包括：側(cè)面(區(qū)域側(cè)面)CS-U和CS-D，該側(cè)面(區(qū)域側(cè)面)CS-U和CS-D彼此平行延伸；以及側(cè)面(區(qū)域側(cè)面)CS-R和CS-L，該側(cè)面(區(qū)域側(cè)面)CS-R和CS-L與側(cè)面CS-U和CS-D交叉。側(cè)面CS-R和CS-L也彼此平行延伸。因此，端子區(qū)域CSI-BD是由側(cè)面CS-U、CS-D、CS-R和CS-L圍成的區(qū)域，并且在平面圖中具有四邊形形狀。

在圖7中，凸起電極中的每一個(gè)用圓形標(biāo)記示出。如在圖7中的“說(shuō)明注釋”中所示，用圓形標(biāo)記示出的凸起電極的每一個(gè)的功能由添加至圓形標(biāo)記的線或者點(diǎn)示出。即，用厚水平實(shí)線繪制影線的圓形標(biāo)記示出了數(shù)字電源凸起電極中的每一個(gè)。用水平實(shí)線繪制影線的圓形標(biāo)記示出了模擬電源凸起電極中的每一個(gè)。用垂直實(shí)線繪制影線的圓形標(biāo)記示出了接地電源凸起電極中的每一個(gè)。用朝右上的虛線繪制影線的圓形標(biāo)記示出了信號(hào)凸起電極中的每一個(gè)。用實(shí)心的圓形標(biāo)記示出了時(shí)鐘信號(hào)凸起電極中的每一個(gè)。用點(diǎn)繪制影線的圓形標(biāo)記示出了參考信號(hào)凸起電極。在圖17中示出的注釋(見“說(shuō)明注釋”)也在圖6、圖9、圖12和圖13中適用，除非另有具體的、明確的描述。在圖10、圖11、圖13和圖14中，布置在布線襯底SIP-B之上的外部端子也根據(jù)在圖7中示出的注釋來(lái)表示。

在圖6中示出的接口電路CIS被形成，以覆蓋在圖7中示出的端子區(qū)域CSI-BD，雖然未具體地限制接口電路CSI的形成。即，接口電路CSI形成為：當(dāng)從第一主表面SAFC1看時(shí)，與位于放置在第二主表面SAFC2中(更接近第一主表面SAFC1)的端子區(qū)域CSI-BD之上的區(qū)域重疊。

在端子區(qū)域CSI-BD中，凸起電極布置成Z字型圖案。在布置成Z字型圖案的凸起電極之中，多個(gè)數(shù)字電源凸起電極BD-Vd布置為接近并且沿著端子區(qū)域CSI-BD的側(cè)面CS-U。換言之，多個(gè)數(shù)字電源凸起電極BD-Vd布置為接近并且沿著側(cè)面CS-U以形成數(shù)字電源凸起電極行BD-Vd。

同樣，沿著側(cè)面CS-U，多個(gè)接地電源凸起電極BD-Vs布置為形成接地電源凸起電極行BD-Vs。在接地電源凸起電極行BD-Vs與側(cè)面CS-U之間，插入有數(shù)字電源凸起電極行BD-Vd。即，在本實(shí)施例中，接地電源凸起電極行BD-Vs布置為比數(shù)字電源凸起電極行BD-Vd更遠(yuǎn)離側(cè)面CS-U。

沿著側(cè)面CS-U，接地電源凸起電極BD-Vs和模擬電源凸起電極BD-Va交替地布置。這些凸起電極形成凸起電極行BD-Vs:Va。同樣，沿著側(cè)面CS-U，模擬電源凸起電極BD-Va和接地電源凸起電極BD-Vs交替地布置。這些凸起電極形成凸起電極行BD-Va:Vs。

同樣，沿著側(cè)面CS-U，布置有向其供應(yīng)有參考信號(hào)REXT的參考信號(hào)凸起電極BD-RE、向其供應(yīng)有差分信號(hào)P1的信號(hào)凸起電極BD-P1、向其供應(yīng)有時(shí)鐘信號(hào)PC的時(shí)鐘信號(hào)凸起電極BD-PC、和向其供應(yīng)有差分信號(hào)P0的信號(hào)凸起電極BD-P0。這些凸起電極形成凸起電極行BD-RE:P。同樣，沿著側(cè)面CS-U，布置有向其供應(yīng)有差分信號(hào)N1的信號(hào)凸起電極BD-N1、向其供應(yīng)有時(shí)鐘信號(hào)NC的時(shí)鐘信號(hào)凸起電極BD-NC、和向其供應(yīng)有差分信號(hào)N0的信號(hào)凸起電極BD-N0。這些凸起電極形成凸起電極行BD-N。如可以從圖7看出，在端子區(qū)域CSI-BD中，凸起電極行BD-Vs:Va、凸起電極行BD-Va:Vs、凸起電極行BD-RE:P、和凸起電極BD-N按照離側(cè)面CS-U的距離增加的順序排列。

同樣，在端子區(qū)域CSI-BD中，接近并且沿著側(cè)面CS-L，布置有數(shù)字電源凸起電極Bd-Vd、接地電源凸起電極BD-Vs和參考信號(hào)凸起電極BD-RE。這些凸起電極形成參考信號(hào)凸起電極列BD-RE。同樣，沿著側(cè)面CS-L布置的三個(gè)凸起電極形成凸起電極列BD。在圖7中，包括6個(gè)凸起電極列BD。

當(dāng)根據(jù)凸起電極行看端子區(qū)域CSI-BD時(shí)，端子區(qū)域CSI-BD包括6個(gè)凸起電極行。最接近側(cè)面CS-U的行是數(shù)字電源凸起電極行Bd-Vd。下一個(gè)最接近側(cè)面CS-U的行是接地電源凸起電極行BD-Vs。當(dāng)根據(jù)凸起電極列看端子區(qū)域CSI-BD時(shí)，端子區(qū)域CSI-BD包括6個(gè)凸起電極列。最接近側(cè)面CS-L的列是參考信號(hào)凸起電極列BD-RE。

由此，端子區(qū)域CSI-BD具有如下這樣的布置圖案：在其中，數(shù)字電源凸起電極行BD-Vd和接地電源凸起電極行Vs布置為接近側(cè)面CS-U，并且包括參考信號(hào)凸起電極BD-RE的參考信號(hào)凸起電極列BD-RE布置為接近側(cè)面CS-L。

在圖6中示出的接口電路CSI通過(guò)使用硬宏來(lái)配置，并且從在圖7中示出的布置在端子區(qū)域CSI-BD中的凸起電極供應(yīng)數(shù)字電源電壓Vd、接地電源電壓Vs、模擬電源電壓Va、這兩對(duì)差分信號(hào)、該對(duì)差分時(shí)鐘信號(hào)、和參考信號(hào)。

在本實(shí)施例中，以在圖6和圖7中示出的接口電路CSI的電路配置和在端子區(qū)域CSI-B中的布置圖案為參照。例如，當(dāng)向在圖6和圖7中示出的參考接口電路CSI添加兩個(gè)通道時(shí)，添加兩個(gè)單元電路部分，該兩個(gè)單元電路部分中的每一個(gè)具有與單元電路部分CSI-U1的配置相同的配置。在這種情況下，添加四個(gè)凸起電極BD(其在圖7中示出的凸起電極列BD之中并且其不包括時(shí)鐘信號(hào)凸起電極BD-PC和BD-NC)以與這兩個(gè)添加的單元電路部分連接。

相反地，當(dāng)從在圖6和圖7中示出的參考接口電路CSI減少通道時(shí)，例如，可以適當(dāng)?shù)厝コ趫D6中示出的單元電路部分CSI-U1，并且可以適當(dāng)?shù)厝コ@兩個(gè)凸起電極列BD(其在圖7中示出的凸起電極列BD之中并且其不包括時(shí)鐘信號(hào)凸起電極BD-PC和BD-NC)。不言自明的是，也可以能夠?qū)⒉罘中盘?hào)供應(yīng)至信號(hào)凸起電極，而無(wú)需去除單元電路部分和凸起電極列。

在本實(shí)施例中，即使增加或者減少通道的數(shù)量，也能維持?jǐn)?shù)字電源凸起電極行BD-Vd和接地電源凸起電極行Vs布置為接近側(cè)面CS-U這一布置圖案。而且，維持包括參考信號(hào)凸起電極BD-RE的參考信號(hào)凸起電極列BD-RE布置為接近側(cè)面CS-L這一布置圖案。

已經(jīng)參照?qǐng)D7對(duì)行和列進(jìn)行了說(shuō)明，但是，不言自明的是，取決于觀看的方向，行可以是列并且列可以是行。

<用于高速接口電路的凸起電極(端子)的布置>

圖9是示出了與在圖5中圖示的MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0至CSI3連接的凸起電極的布置的平面圖。圖9是當(dāng)從半導(dǎo)體芯片CH的第一主表面SAFC1看第二主表面SAFC2時(shí)的平面圖。在該圖中，在布置在第二主表面SAFC2之上的多個(gè)凸起電極之中，僅僅示出了與接口電路CSI0至CSI3連接的凸起電極，即，對(duì)應(yīng)的凸起電極。

在圖9中，虛線區(qū)域CSI0-BD是在其中布置有與接口電路CSI0相對(duì)應(yīng)的凸起電極的端子區(qū)域，并且虛線區(qū)域CSI1-BD是在其中布置有與接口電路CSI1相對(duì)應(yīng)的凸起電極的端子區(qū)域。同樣，虛線區(qū)域CSI2-BD是在其中布置有與接口電路CSI2相對(duì)應(yīng)的凸起電極的端子區(qū)域，并且虛線區(qū)域CSI3-BD是在其中布置有與接口電路CSI3相對(duì)應(yīng)的凸起電極的端子區(qū)域。

在本實(shí)施例中，接口電路CSI0和CSI2中的每一個(gè)具有四個(gè)通道，并且接口電路CSI1和CSI3中的每一個(gè)具有兩個(gè)通道，盡管未具體地限制其通道的數(shù)量。因此，接口電路CSI0和CSI2中的每一個(gè)包括：一個(gè)單元電路部分CSI-UC，該一個(gè)單元電路部分CSI-UC與差分時(shí)鐘信號(hào)相對(duì)應(yīng)；以及四個(gè)單元電路部分CSI-U0至CSI-U3，該四個(gè)單元電路部分CSI-U0至CSI-U3與CSI輸入信號(hào)相對(duì)應(yīng)。同樣，接口電路CSI1和CSI3中的每一個(gè)包括：一個(gè)單元電路部分CSI-UC，該一個(gè)單元電路部分CSI-UC與差分時(shí)鐘信號(hào)相對(duì)應(yīng)；以及兩個(gè)單元電路部分CSI-U0和CSI-U1，該兩個(gè)單元電路部分CSI-U0和CSI-U1與CSI輸入信號(hào)相對(duì)應(yīng)。由于本文提及的單元電路部分CSI-UC和CSI-U0至CSI-U3中的每一個(gè)與在圖6中圖示的單元電路部分CSI-U1相同，所以省略對(duì)其的說(shuō)明。

在端子區(qū)域CSI0-BD中，布置有與四個(gè)通道相對(duì)應(yīng)的凸起電極。已經(jīng)向在圖7中圖示并且以其為參照的端子區(qū)域CSI-BD添加有與兩個(gè)通道相對(duì)應(yīng)的凸起電極。

在圖7中，電源電壓和信號(hào)的附圖標(biāo)記和數(shù)字中的每一個(gè)以“BD-”開始。然而，在圖9中，為了避免復(fù)雜的圖示，從附圖標(biāo)記省略了“BD-”。即，在圖9中，數(shù)字電源凸起電極中的每一個(gè)用Vd表示，接地電源凸起電極中的每一個(gè)用Vs表示，并且模擬電源凸起電極中的每一個(gè)用Va表示。

另一方面，與接口電路CSI0相對(duì)應(yīng)的參考信號(hào)凸起電極用RE0表示，并且與接口電路CSI1相對(duì)應(yīng)的參考信號(hào)凸起電極用RE1表示。同樣，與接口電路CSI2相對(duì)應(yīng)的參考信號(hào)凸起電極用RE2表示，并且與接口電路CSI3相對(duì)應(yīng)的參考信號(hào)凸起電極用RE3表示。在本實(shí)施例中，為了允許差分電路SA的特性在相應(yīng)接口電路中被單獨(dú)設(shè)置，參考信號(hào)凸起電極布置為與接口電路中的每一個(gè)一一對(duì)應(yīng)。

在端子區(qū)域CSI0-BD中，N00、P00至N03和P03表示向其供應(yīng)有至通道的輸入信號(hào)的信號(hào)凸起電極，并且向其供應(yīng)有相應(yīng)對(duì)的差分信號(hào)。另一方面，NC0和PC0表示時(shí)鐘信號(hào)凸起電極，并且向其供應(yīng)有一對(duì)差分時(shí)鐘信號(hào)。與圖7相比，圖9具有添加至其的信號(hào)凸起電極N02、P02、N03和P03。這些凸起電極的添加的結(jié)果是，已經(jīng)添加了包括這些凸起電極的凸起電極列DB。添加的凸起電極列BD不僅包括信號(hào)凸起電極，還包括數(shù)字電源凸起電極Vd、接地電源凸起電極Vs和模擬電源凸起電極Va。

布置在端子區(qū)域CSI0-BD中的凸起電極的數(shù)量大于在參考端子區(qū)域CSI-BD中的凸起電極的數(shù)量，但是沿著側(cè)面CS-U布置的數(shù)字電源凸起電極行Vd包括數(shù)字電源凸起電極Vd。同樣，沿著側(cè)面CS-U布置的接地電源凸起電極行BD-Vs包括接地電源凸起電極Vs。同樣，沿著側(cè)面CS-L布置的參考信號(hào)凸起列BD-RE包括參考信號(hào)凸起電極RE0。

端子區(qū)域CSI1-BD具有通過(guò)相對(duì)于其側(cè)面CS-U垂直地鏡面反轉(zhuǎn)參考端子區(qū)域CSI-BD(圖7)而獲得的布置。同樣在端子區(qū)域CSI1-BD中，N10、P10至N11和P11也表示向其供應(yīng)有至通道的輸入信號(hào)的信號(hào)凸起電極，并且向其供應(yīng)有相應(yīng)對(duì)的差分信號(hào)。另一方面，NC1和PC1表示時(shí)鐘信號(hào)凸起電極，并且向其供應(yīng)有一對(duì)差分時(shí)鐘信號(hào)。

由于參考端子區(qū)域CSI-BD已經(jīng)相對(duì)于側(cè)面CS-U鏡面反轉(zhuǎn)，所以端子區(qū)域CSI1-BD的側(cè)面CS-U因此接近端子區(qū)域CSI0-BD的側(cè)面CS-U。換言之，端子區(qū)域CSI1-BD定位為使端子區(qū)域CSI1-BD的側(cè)面CS-D更遠(yuǎn)離端子區(qū)域CSI0-BD的側(cè)面CS-U。由于端子區(qū)域CSI1-BD的側(cè)面CS-U接近端子區(qū)域CSI0-BD的側(cè)面CS-U，布置為接近端子CSI1-BD的側(cè)面CS-U的數(shù)字電源凸起電極行BD-Vd因此接近布置為接近端子區(qū)域CSI0-BD的側(cè)面CS-U的數(shù)字電源凸起電極行BD-Vd。同樣，布置為接近端子區(qū)域CSI1-BD的側(cè)面CS-U的接地電源凸起電極行BD-Vs因此接近布置為接近端子區(qū)域CSI0-BD的側(cè)面CS-U的接地電源凸起電極行BD-Vs.

同樣，由于參考端子區(qū)域CSI-BD已經(jīng)相對(duì)于側(cè)面CS-U垂直地鏡面反轉(zhuǎn)，所以端子區(qū)域CSI0-BD的側(cè)面CS-L和端子區(qū)域CSI1-BD的側(cè)面CS-L中的每一個(gè)面朝半導(dǎo)體芯片CH的側(cè)面EL。即，沿著端子區(qū)域CSI0-BD的側(cè)面CS-L布置的參考信號(hào)凸起電極列BD-RE和沿著端子區(qū)域CSI1-BD的側(cè)面CS-L布置的參考信號(hào)凸起電極列BD-RE中的每一個(gè)面朝半導(dǎo)體芯片CH的側(cè)面EL。

端子區(qū)域CSI2-BD具有通過(guò)相對(duì)于其側(cè)面CS-L橫向地鏡面反轉(zhuǎn)參考端子區(qū)域CSI-BD(圖7)而獲得的布置。此外，通道的數(shù)量從2變成4。從另一方面看，端子區(qū)域CSI2-BD也可以視為通過(guò)相對(duì)于側(cè)面CS-L橫向地鏡面反轉(zhuǎn)端子區(qū)域CSI0-BD而獲得的區(qū)域。

同樣在端子區(qū)域CSI2-BD中，N20、P20至N23和P23也表示向其供應(yīng)有至通道的輸入信號(hào)的信號(hào)凸起電極，并且供應(yīng)有相應(yīng)對(duì)的差分信號(hào)。另一方面，NC2和PC2是時(shí)鐘信號(hào)凸起電極，并且向其供應(yīng)有一對(duì)差分時(shí)鐘信號(hào)。

由于參考端子區(qū)域CSI-BD已經(jīng)相對(duì)于側(cè)面CS-L鏡面反轉(zhuǎn)，端子區(qū)域CSI2-BD的側(cè)面CS-L因此接近端子區(qū)域CSI0的側(cè)面CS-L。換言之，端子區(qū)域CSI2-BD定位為使端子區(qū)域CSI2-BD的側(cè)面CS-R更遠(yuǎn)離端子區(qū)域CSI0-BD的側(cè)面CS-L。由于端子區(qū)域CSI2-BD的側(cè)面CS-L接近端子區(qū)域CSI0-BD的側(cè)面CS-L，布置為接近端子CSI2-BD的側(cè)面CS-L的參考信號(hào)凸起電極列BD-RE因此接近布置為接近端子區(qū)域CSI0-BD的側(cè)面CS-L的參考信號(hào)凸起電極列BD-RE。即，布置為接近端子區(qū)域CSI0-BD的側(cè)面CS-L的參考信號(hào)凸起電極BD-RE0接近布置為接近端子區(qū)域CSI2-BD的側(cè)面CS-L的參考信號(hào)凸起電極BD-RE2。

端子區(qū)域CSI3-BD具有通過(guò)相對(duì)于其側(cè)面CS-U垂直地鏡面反轉(zhuǎn)參考端子CSI-BD(圖7)并且相對(duì)于側(cè)面CS-L進(jìn)一步橫向地鏡面反轉(zhuǎn)由此生成的布置而獲得的布置。從另一方面看，端子區(qū)域CSI3-BD也可以視為通過(guò)相對(duì)于側(cè)面CS-L橫向地鏡面反轉(zhuǎn)端子區(qū)域CSI1-BD而獲得的區(qū)域。

在端子區(qū)域CSI3-BD中，N30、P30至N31和P31表示向其供應(yīng)有至通道的輸入信號(hào)的信號(hào)凸起電極，并且向其供應(yīng)有相應(yīng)對(duì)的差分信號(hào)。另一方面，NC3和PC3表示時(shí)鐘信號(hào)凸起電極，并且向其供應(yīng)有一對(duì)差分時(shí)鐘信號(hào)。

由于參考端子區(qū)域CSI-BD已經(jīng)相對(duì)于側(cè)面CS-L鏡面反轉(zhuǎn)，端子區(qū)域CSI3-BD的側(cè)面CS-L因此接近端子區(qū)域CSI1-BD的側(cè)面CS-L。換言之，端子區(qū)域CSI3-BD定位為使端子區(qū)域CSI3-BD的側(cè)面CS-R更遠(yuǎn)離端子區(qū)域CSI1-BD的側(cè)面CS-L。由于參考端子區(qū)域CSI-BD也已經(jīng)相對(duì)于側(cè)面CS-U鏡面反轉(zhuǎn)，端子區(qū)域CSI3-BD的側(cè)面CS-U因此接近端子區(qū)域CSI0-BD和CSI2-BD中的每一個(gè)的側(cè)面CS-U。

因此，在端子區(qū)域CSI3-BD中的數(shù)字電源凸起電極行BD-Vd和接地電源凸起電極行BD-Vs接近在端子區(qū)域CSI0-BD和CSI2-BD中的每一個(gè)中的數(shù)字電源凸起電極行BD-Vd和接地電源凸起電極行BD-Vs。此外，布置為接近端子區(qū)域CSI3-BD的側(cè)面CS-L的參考信號(hào)凸起電極列BD-RE接近布置為接近端子區(qū)域CSI1-BD的側(cè)面CS-L的參考信號(hào)凸起電極列BD-RE。即，布置為接近端子區(qū)域CSI1-BD的側(cè)面CS-L的參考信號(hào)凸起電極BD-RE1接近布置為接近端子區(qū)域CSI3-BD的側(cè)面CS-L的參考信號(hào)凸起電極BD-RE3。

因此，在半導(dǎo)體芯片CH的第二主表面SAFC2之上，在端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)中的數(shù)字電源凸起電極行BD-Vd和接地電源凸起電極行BD-Vs彼此接近。同樣，在半導(dǎo)體芯片CH的第二主表面SAFC2之上，在端子區(qū)域CSI0-BD至CSI3-BD中的相應(yīng)參考信號(hào)凸起電極列BD-RE彼此接近。

<布線襯底SIP-B的總體布局>

圖10是根據(jù)實(shí)施例的布線襯底SIP-B的平面圖。圖10是當(dāng)從第一主表面SAFS1看布線襯底SIP-B時(shí)布線襯底SIP-B的平面圖。

在圖10中，SIP-U和SIP-D表示布線襯底SIP-B的側(cè)面。側(cè)面SIP-U和SIP-D彼此平行延伸。同樣，SIP-R和SIP-L表示布線襯底SIP-B的側(cè)面。側(cè)面SIP-R和SIP-L彼此平行延伸，并且與側(cè)面SIP-U和SIP-D交叉?？梢钥紤]，布線襯底SIP-B的第一主表面SAFS1和第二主表面SAFS2由這些側(cè)面SIP-U、SIP-D、SIP-R和SIP-L圍成，并且在平面圖中具有四邊形形狀。

如上文所描述的，在布線襯底SIP-B的第一主表面SAFS1和第二主表面SAFS2之上，分別形成有第一外部端子和第二外部端子。在圖10中，在形成在第一主表面SAFS1之上的第一外部端子之中，與經(jīng)由凸起形成在半導(dǎo)體芯片CH的第二主表面SAFC2(圖4)之上的凸起電極連接的第一外部端子SB1用實(shí)線圓形標(biāo)記示出。另一方面，布置在布線襯底SIP-B的第二主表面SAFS2之上的第二外部端子SB2用虛線圓形標(biāo)記示出。

在圖10中，用點(diǎn)劃線示出的區(qū)域SAFS1-SB是布線襯底SIP-B的第一主表面SAFS1的區(qū)域。半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上，從而使第一主表面SAFS1面朝半導(dǎo)體芯片CH的在區(qū)域SAFS1-SB中的第二主表面SAFC2。此時(shí)，形成在用點(diǎn)劃線示出的區(qū)域SAFS1-SB中的第一外部端子(圓形標(biāo)記)，經(jīng)由凸起與形成在半導(dǎo)體芯片CH的第二主表面SAFC2之上的對(duì)應(yīng)凸起電極BD電連接。換言之，可以考慮，區(qū)域SAFS1-SB示出了在其中半導(dǎo)體芯片CH安裝在布線襯底SIP-B的第一主表面SAFS1之上的位置。

應(yīng)注意，半導(dǎo)體芯片CH安裝為使得，在安裝了半導(dǎo)體芯片CH時(shí)，半導(dǎo)體芯片CH的側(cè)面EU(圖4)面朝布線襯底SIP-B的側(cè)面SIP-U，并且半導(dǎo)體芯片CH的側(cè)面ED(圖4)面朝布線襯底SIP-B的側(cè)面SIP-D。此時(shí)，半導(dǎo)體芯片CH也安裝為使得半導(dǎo)體芯片CH的側(cè)面ER(圖4)面朝布線襯底SIP-B的側(cè)面SIP-R，并且半導(dǎo)體芯片CH的側(cè)面EL(圖4)面朝布線襯底SIP-B的側(cè)面SIP-L。

在點(diǎn)劃線區(qū)域SAFS1-SB中，多個(gè)第一外部端子SB1二維地(平面地)有規(guī)律地布置。在圖10中，將布置在區(qū)域SAFS1-SB中的第一外部端子示出為用中空?qǐng)A形標(biāo)記示出的第一外部端子SB1、用以平行實(shí)線繪制影線的圓形標(biāo)記示出的第一外部端子SB1-A1至SB-A5、以及以朝右上的斜線或者點(diǎn)繪制影線的圓形標(biāo)記示出的第一外部端子SB1-I1至SB1-I5。此處，第一外部端子SB1-A1至SB1-A5是模擬電源第一外部端子，第一外部端子SB1-I1至SB1-I3和SB1-I5是信號(hào)第一外部端子，并且第一外部端子SB1-I4是參考信號(hào)第一外部端子。區(qū)域SAFS1-SB包括多個(gè)第一外部端子SB1，但是在圖10中，舉例說(shuō)明，第一外部端子中的一個(gè)用附圖標(biāo)記SB1表示。

如在圖4和圖9中已經(jīng)圖示的，在半導(dǎo)體芯片CH的第二主表面SAFC2之上，與高速接口電路相對(duì)應(yīng)的凸起電極沿著半導(dǎo)體芯片CH的第二主表面SAFC2的側(cè)面ED布置。即，高速接口電路的信號(hào)凸起電極和模擬電源凸起電極接近并且沿著側(cè)面ED布置。同樣，如圖9所示，信號(hào)凸起電極布置為比模擬電源凸起電極更接近側(cè)面，雖然未具體地限制這些凸起電極的位置。

因此，信號(hào)第一外部端子SB1-I1至SB1-I5(包括參考信號(hào)第一外部端子)沿著區(qū)域SAFS1-SB的與半導(dǎo)體芯片CH的側(cè)面ED相對(duì)應(yīng)的下側(cè)ED布置。同樣，模擬電源第一外部端子SB1-A1至SB1-A5沿著區(qū)域SAFS1-SB的下側(cè)ED布置，使得信號(hào)第一外部端子SB1-I1至SB1-I5插入在其之間。在半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上時(shí)，信號(hào)第一外部端子SB1-I1至SB1-I5經(jīng)由凸起與沿著半導(dǎo)體芯片CH的側(cè)面ED布置的信號(hào)凸起電極連接。同樣，模擬電源第一外部端子SB1-A1至SB1-A5經(jīng)由凸起與沿著半導(dǎo)體芯片CH的側(cè)面ED布置的模擬電源凸起電極連接。同樣，舉例說(shuō)明，示出的多個(gè)第一外部端子SB1中的一些與在圖4中示出的凸起電極BD連接。因此，數(shù)字電源電壓Vd和接地電源電壓Vs經(jīng)由第一外部端子SB1供應(yīng)至在圖4中的凸起電極BD。

在布線襯底SIP-B的第二主表面SAFS2之上，多個(gè)第二外部端子二維地(平面地)布置。在圖7中示出的第二外部端子已經(jīng)根據(jù)功能進(jìn)行了分類并且圍在區(qū)域中。在圖10中，DF-SB表示在其中布置有與數(shù)字信號(hào)接口電路相對(duì)應(yīng)的多個(gè)第二外部端子的第二外部端子區(qū)域。同樣，在圖10中，US1-SB、US2-SB1、US2-SB2、PCT-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB表示在其中布置有用于高速接口電路的信號(hào)第二外部端子的第二外部端子區(qū)域。在圖10中，用于高速接口電路的信號(hào)第二外部端子用朝右上方的斜線繪制影線的虛線圓形標(biāo)志示出。圖10圖示了這兩個(gè)信號(hào)第二外部端子SB2-I，該兩個(gè)信號(hào)第二外部端子SB2-I布置在與高速接口電路相對(duì)應(yīng)的第二外部端子區(qū)域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2和LV-SB中的每一個(gè)中，以便示出第二外部端子區(qū)域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2和LV-SB中的每一個(gè)包括多個(gè)第二外部端子。在第二外部端子區(qū)域CS-SB中，舉例說(shuō)明，示出了三個(gè)信號(hào)第二外部端子。不言自明的是，被包括在第二外部端子區(qū)域中的每一個(gè)中的信號(hào)第二外部端子的數(shù)量取決于接口電路的類型而變化。

被包括在第二外部端子區(qū)域DF-SB中的信號(hào)第二外部端子(未示出)與布置在圖4中示出的端子區(qū)域DF中的凸起電極相對(duì)應(yīng)。布置在第二外部端子區(qū)域US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB中的相應(yīng)第二外部端子SB2-I與在圖4中示出的端子區(qū)域AF-1至AF-6和AF7-0至AF7-3中的相應(yīng)信號(hào)凸起電極相對(duì)應(yīng)。在第二外部端子區(qū)域DF-SB、US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB和CS-SB中的相應(yīng)信號(hào)第二外部端子SB2-I，經(jīng)由在布線襯底SIP-B中的信號(hào)線與布置在區(qū)域SAFS1-SB中的第一外部端子電連接，并且經(jīng)由第一外部端子與對(duì)應(yīng)的凸起電極連接。

舉例說(shuō)明，圖10示出了布置在第二外部端子區(qū)域CS-SB中的兩個(gè)第二外部端子SB2-I經(jīng)由信號(hào)線與第一外部端子SB1-I3和SB1-I5的電連接。第一外部端子SB1-I3和SB1-I5經(jīng)由凸起與對(duì)應(yīng)的凸起電極連接。同樣，布置在其它第二外部端子區(qū)域中的每一個(gè)中的第二外部端子SB2-I，也經(jīng)由放置在布線襯底SIP-B的適當(dāng)?shù)男盘?hào)線與布置在區(qū)域SAFS1-SB中的信號(hào)第一外部端子電連接，并且與對(duì)應(yīng)的凸起電極連接。

在圖5中示出的USB標(biāo)準(zhǔn)化接口電路US2具有兩個(gè)溝道，盡管未具體地限制USB標(biāo)準(zhǔn)化接口電路US2的溝道的數(shù)量。同樣，為了方便圖示，本文將對(duì)在其中HDMI標(biāo)準(zhǔn)化接口電路也具有兩個(gè)溝道的情況進(jìn)行描述。

來(lái)自在圖5中示出的USB標(biāo)準(zhǔn)化接口電路US1的信號(hào)與布置在圖4中示出的端子區(qū)域AF1中的凸起電極連接。布置在端子區(qū)域AF1中的凸起電極與布置在第二外部端子區(qū)域USB1-SB中的第二外部端子SB2-I連接。來(lái)自USB標(biāo)準(zhǔn)化接口電路USB2的第一溝道信號(hào)和第二溝道信號(hào)與在圖4中示出的端子區(qū)域AF2中的凸起電極連接。在端子區(qū)域AF2中，第一溝道信號(hào)經(jīng)由第一外部端子與在第二外部端子區(qū)域US2-SB1中的第二外部端子SB2-I連接，而第二溝道信號(hào)經(jīng)由第一外部端子與在第二外部端子區(qū)域US2-SB2中的第二外部端子SB2-I連接。同樣，來(lái)自在圖5中示出的接口電路PCI的信號(hào)與在端子AF3中的凸起電極連接，并且經(jīng)由第一外部端子與在第二外部端子區(qū)域PCI-SB中的第二外部端子SB2-I進(jìn)一步連接。同樣，來(lái)自接口電路SAT的信號(hào)與在端子AF4中的凸起電極連接，并且進(jìn)一步經(jīng)由第一外部端子與在第二外部端子區(qū)域SAT-SB中的第二外部端子SB2-I連接。

同樣，來(lái)自在圖5中示出的接口電路HDM的信號(hào)與在端子區(qū)域AF5中的凸起電極連接。第一溝道信號(hào)經(jīng)由第一外部端子與在第二外部端子區(qū)域HDM-SB1中的第二外部端子SB2-I連接，而第二溝道信號(hào)經(jīng)由第一外部端子與在第二外部端子區(qū)域HDM-SB2中的第二外部端子SB2-I連接。來(lái)自在圖5中示出的接口電路LVDB的信號(hào)與在端子區(qū)域AF6中的凸起電極連接，并且進(jìn)一步經(jīng)由第一外部端子與在第二外部端子區(qū)域LV-SB中的第二外部端子SB2-I連接。

來(lái)自在圖5中示出的接口電路CSI0的信號(hào)與在端子區(qū)域AF7-0中的信號(hào)凸起電極(在圖9中的信號(hào)N00、P00至N03和P03)連接。時(shí)鐘信號(hào)與在端子區(qū)域AF7-0中的時(shí)鐘信號(hào)凸起電極(NC0和PC0)連接。參考信號(hào)與在端子區(qū)域AF7-0中的參考凸起電極(RE0)連接。同樣，來(lái)自接口電路CSI1的信號(hào)與在端子區(qū)域AF7-1中的信號(hào)凸起電極(在圖9中的N10、P10至N11和P11)連接。時(shí)鐘信號(hào)與在端子區(qū)域AF7-1中的時(shí)鐘信號(hào)凸起電極(NC1和PC1)連接。參考信號(hào)與在端子區(qū)域AF7-1中的參考凸起電極(RE1)連接。

同樣，來(lái)自在圖5中示出的接口電路CSI2的信號(hào)與在端子區(qū)域AF7-2中的信號(hào)凸起電極(在圖9中的信號(hào)N20、P20至N23和P23)連接。時(shí)鐘信號(hào)與在端子區(qū)域AF7-2中的時(shí)鐘信號(hào)凸起電極(NC2和PC2)連接。參考信號(hào)與在端子區(qū)域AF7-2中的參考凸起電極(RE2)連接。同樣，來(lái)自接口電路CSI3的信號(hào)與在端子區(qū)域AF7-3中的信號(hào)凸起電極(在圖9中的N30、P30至N31和P31)連接。時(shí)鐘信號(hào)與在端子區(qū)域AF7-3中的時(shí)鐘信號(hào)凸起電極(NC3和PC3)連接。參考信號(hào)與在端子區(qū)域AF7-3中的參考凸起電極(RE3)連接。

在端子區(qū)域AF7-0至AF7-3中的相應(yīng)信號(hào)凸起電極經(jīng)由第一外部端子與布置在第二外部端子區(qū)域CS-SB中的第二外部端子SB2-I連接。同樣，在端子區(qū)域AF7-0至AF7-3中的相應(yīng)時(shí)鐘信號(hào)凸起電極經(jīng)由第一外部端子與布置在第二外部端子區(qū)域CS-SB中的第二外部端子SB2-I連接。

在本實(shí)施例中，沿著布線襯底SIP-B的側(cè)面SIP-D、SIP-R和SIP-L中的一些，輸出或者接收來(lái)自高速接口電路的信號(hào)的第二外部端子SB2-I布置為接近側(cè)面中的每一個(gè)。這允許用戶通過(guò)使用用戶襯底UR-B(圖2)容易地從半導(dǎo)體器件SIP接收信號(hào)或者從接口電路向半導(dǎo)體器件SIP傳輸信號(hào)。具體而言，可以通過(guò)使用較短布線來(lái)向高速接口電路傳輸具有高數(shù)據(jù)傳送速度的信號(hào)或者從高速接口電路接收具有高數(shù)據(jù)傳送速度的信號(hào)。

在圖10中，RE-SB1、RE-SB2和RE-SB3表示在其中布置有從半導(dǎo)體器件SIP外部向其供應(yīng)有參考電壓或者參考信號(hào)的參考信號(hào)第二外部端子SB2-R的第二外部端子區(qū)域。在圖10中，參考信號(hào)第二外部端子SB2-R用以點(diǎn)繪制影線的虛線圓形標(biāo)記表示。參考信號(hào)第二外部端子SB2-R也經(jīng)由在布線襯底中的適當(dāng)?shù)慕饘俨季€層，與在第一外部端子區(qū)域SAFS1-SB中的第一外部端子電連接。

舉例說(shuō)明，圖10示出了在第一外部端子區(qū)域SAFS1-SB的第一外部端子SB1-I4與在第二外部端子區(qū)域RE-SB1中的第二外部端子SB2-R的連接。在圖10中示出的第一外部端子SB1-I4與例如在圖9中示出的參考信號(hào)凸起電極RE2連接。在第一外部端子區(qū)域SAFS1-SB中的第一外部端子SB1-I3與例如在圖9中的信號(hào)凸起電極N03連接。在第一外部端子區(qū)域SAFS1-SB中的第一外部端子SB1-I5與例如在圖9中的信號(hào)凸起電極N23連接。這使得接收通過(guò)差分電路SA供應(yīng)至第二外部端子SB2-R的參考信號(hào)并且設(shè)置差分電路SA的特性。

在圖10中，AV-SB表示第二外部端子區(qū)域，該第二外部端子區(qū)域包括向其中的每一個(gè)供應(yīng)有用于操作高速接口電路的模擬電源電壓的模擬電源第二外部端子(SB2-A1至SB2-A5)。在圖10中，模擬電源第二外部端子用以平行實(shí)線繪制影線的虛線圓形標(biāo)記示出。模擬電源第二外部端子經(jīng)由在布線襯底SIP-B中的適當(dāng)?shù)碾娫措妷壕€與在區(qū)域SAFS1-SB中的第一外部端子SB1-A1至SB1-A5電連接。舉例說(shuō)明，圖10示出了模擬電源第二外部端子通過(guò)在布線襯底SIP-B中的電源電壓線與布置在區(qū)域SAFS1-SB中的模擬電源第一外部端子SB1-A3的電連接。其它模擬電源第二外部端子也經(jīng)由在布線襯底SIP-B中的電源電壓線與在模擬電源第一外部端子SB1-A1至SB1-A5電連接。

通過(guò)將半導(dǎo)體芯片CH安裝在區(qū)域SAFS1-SB之上，模擬電源第一外部端子SB1-A1至SB1-A5經(jīng)由凸起與在半導(dǎo)體芯片CH中的高速接口電路的模擬電源電壓凸起電極連接。在參照?qǐng)D9所描述的一個(gè)示例中，模擬電源電壓第一外部端子SB1-A3與在圖9中示出的模擬電源凸起電極BD-Va連接。因此，模擬電源電壓Va供應(yīng)至布置在第二外部端子區(qū)域AV-SB中的第二外部端子以供應(yīng)至接口電路。

由此，在本實(shí)施例中，從其輸出或者向其輸入有來(lái)自高速接口電路的信號(hào)的信號(hào)第二外部端子、和向其供應(yīng)有用于操作高速接口電路的模擬電源電壓的模擬電源第二外部端子，在布線襯底SIP-B的第二主表面SAFS2之上彼此物理隔離。即，用于高速接口電路的信號(hào)第二外部端子、和供應(yīng)用于操作高速接口電路的電源電壓的模擬電源電壓第二外部端子，不布置為接近彼此作為一組，而是布置為在布線襯底SIP-B的第二主表面SAFS2之上彼此隔離。

<布線襯底的詳細(xì)布局>

圖11是根據(jù)實(shí)施例的布線襯底SIP-B的平面圖。圖11二維地示出了當(dāng)從第一主表面SAFS1看布線襯底SIP-B時(shí)的第二主表面SAFS2。即，圖11是通過(guò)布線襯底SIP-B從第一主表面SAFS1看第二主表面SAFS2時(shí)的平面圖。

在布線襯底SIP-B的第二主表面SAFS2之上，多個(gè)第二外部端子SB2二維地(平面地)形成以待布置。在本實(shí)施例中，第二主表面SAFS2劃分為三個(gè)部分，盡管未具體地限制第二主表面SAFS2所劃分的部分的數(shù)量。即，第二表面SAFS2劃分為：位于第二主表面SAFS2的中心處的中心部分SAFS2-SB、位于以圍繞中心部分SAFS2-SB的空白部分N-SB、和在空白部分N-SB與側(cè)面SIP-U、SIP-D、SIP-R和SIP-L之間的第二外部端子部分。

布置在布線襯底SIP-B的第二主表面SAFS2之上的第二外部端子SB2與布置在用戶襯底UR-B的第一主表面SAFU1之上的用戶第一外部端子連接，如圖1和圖2所示。布置在中心部分SAFS2-SB之上的第二外部端子SB2用作向其供應(yīng)有例如數(shù)字電源電壓Vd和接地電源電壓Vs的電源第二外部端子。即，當(dāng)?shù)诙獠慷俗覵B2與在用戶襯底UR-B之上的用戶第一外部端子連接時(shí)，數(shù)字電源電壓Vd和接地電源電壓Vs從用戶第一外部端子供應(yīng)至布置在中心部分SAFS2-SB之上的第二外部端子SB2。布置在中心部分SAFS2-SB之上的第二外部端子，經(jīng)由在布線襯底SIP-B中的布置層中的任何一個(gè)，與數(shù)字電源第一外部端子和接地電源第一外部端子(在圖10中的中空?qǐng)A形標(biāo)記)連接，該數(shù)字電源第一外部端子和接地電源第一外部端子在布置在區(qū)域SAFS1-SB中的第一外部端子之中并且在圖10中進(jìn)行了圖示。因此，也從布置在中心部分SAFS2-SB之上的第二外部端子供應(yīng)了數(shù)字電源電壓和接地電源電壓至半導(dǎo)體芯片CH。

在布置以圍繞中心部分SAFS2-SB的空白部分N-SB之上，沒有布置第二外部端子。在布線襯底SIP-B安裝在用戶襯底UR-B之上時(shí)，這消除了一需求，即，將用戶第一外部端子和用戶第二外部端子布置在用戶襯底UR-B的面朝空白部分N-SB的第一主表面SAFU1和第二主表面SAFU2的區(qū)域之上。因此，能夠?qū)⒂脩舨考惭b在面朝空白部分N-SB的區(qū)域之上，并且改進(jìn)了用戶的自由度。

在空白部分N-SB與布線襯底SIP-B的側(cè)面SIP-U、SIP-D、SIP-R和SIP-L之間的第二外部端子部分之上，多個(gè)第二外部端子二維地布置。在布置在第二外部端子部分之上的多個(gè)第二外部端子之中，預(yù)定的第二外部端子形成第二外部端子區(qū)域DF-SB、US1-SB、US2-SB1、US2-SB2、PCI-SB、SAT-SB、HDM-SB1、HDM-SB2、LV-SB、CS-SB、AV-SB、和RE-SB1至RE-SB3。布置在第二外部端子部分之上的預(yù)定第二外部端子SB2用作供應(yīng)數(shù)字電源電壓和接地電源電壓的第二外部端子。

應(yīng)注意，在圖11中，點(diǎn)劃線示出了在半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上時(shí)半導(dǎo)體芯片CH的位置。

圖11詳細(xì)地示出了位于空白部分N-SB與布線襯底SIP-B的側(cè)面SIP-D和SIP-L之間的第二外部端子部分。即，圖11詳細(xì)地示出了在圖10中圖示的第二外部端子區(qū)域LV-SB和C-SB。

第二外部端子區(qū)域CS-SB(圖10)劃分為第二外部端子區(qū)域CSI0-SB至CSI3-SB，該第二外部端子區(qū)域CSI0-SB至CSI3-SB分別與在圖11中的MIPI-CSI標(biāo)準(zhǔn)化接口CSI0至CSI3相對(duì)應(yīng)。換言之，分別與接口電路CSI0至CSI3相對(duì)應(yīng)的四個(gè)第二外部端子區(qū)域CSI0-SB至CSI3-SB形成在圖10中示出的第二外部端子區(qū)域CS-SB。

在圖11中，將第二外部端子區(qū)域CSI0-SB至CSI3-SB中的每一個(gè)示出為用虛線圍成的區(qū)域。在本實(shí)施例中，通過(guò)將布線襯底SIP-B的側(cè)面SIP-L用作參照，將第二外部端子區(qū)域CSI0-SB至CSI3-SB劃分為兩對(duì)并且布置在兩個(gè)區(qū)中。即，第二外部端子區(qū)域CSI0-SB和CSI2-SB配對(duì)并且布置為接近并且沿著布線襯底SIP-B的側(cè)面SIP-L延伸。另一方面，第二外部端子區(qū)域CSI1-SB和CSI3-SB配對(duì)并且布置為沿著布線襯底SIP-B的側(cè)面SIP-L延伸。第二外部端子區(qū)域CSI1-SB和CSI3-SB布置為使得，在第二外部端子區(qū)域CSI1-SB和CSI3-SB與側(cè)面SIP-L之間，插入有第二外部端子區(qū)域CSI0-SB和CSI2-SB。換言之，第二外部端子區(qū)域CSI0-SB和CSI2-SB位于比第二外部端子區(qū)域CSI1-SB和CSI3-SB更接近側(cè)面SIP-L。因此，當(dāng)以側(cè)面SIP-L為參照時(shí)，第二外部端子區(qū)域CSI0-SB和CSI2-SB用作第一區(qū)第二外部端子區(qū)域，并且第二外部端子區(qū)域CSI1-SB和CSI3-SB用作第二區(qū)外部端子區(qū)域。

在第二外部端子區(qū)域CSI0-SB之上，布置有：信號(hào)第二外部端子，該信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI0的信號(hào)凸起電極N00、P00至N03和P03(圖9)連接；以及時(shí)鐘信號(hào)第二外部端子，該時(shí)鐘信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI0的時(shí)鐘信號(hào)凸起電極NC0和PC0(圖9)連接。另一方面，在第二外部端子區(qū)域CSI2-SB之上，布置有：信號(hào)第二外部端子，該第二信號(hào)外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI2的信號(hào)凸起電極N20、P20至N23和P23(圖9)連接；以及時(shí)鐘信號(hào)第二外部端子，該時(shí)鐘信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI2的時(shí)鐘信號(hào)凸起電極NC2和PC2(圖9)連接。

同樣，在第二外部端子區(qū)域CSI1-SB之上，布置有：信號(hào)第二外部端子，該信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI1的信號(hào)凸起電極N10、P10至N11和P11(圖9)連接；以及時(shí)鐘信號(hào)第二外部端子，該時(shí)鐘信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI1的時(shí)鐘信號(hào)凸起電極NC1和PC1(圖9)連接。另一方面，在第二外部端子區(qū)域CSI3-SB之上，布置有：信號(hào)第二外部端子，該第二信號(hào)外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI3的信號(hào)凸起電極N30和P30(圖9)連接；以及時(shí)鐘信號(hào)第二外部端子，該時(shí)鐘信號(hào)第二外部端子經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由在布線襯底SIP-B中的布線層中的任何一個(gè)形成)與接口電路CSI3的時(shí)鐘信號(hào)凸起電極NC3和PC3(圖9)連接。

在圖11中，在布置在第二外部端子區(qū)域CSI0-SB至CSI3-SB之上的第二外部端子中，用由朝右上的斜線繪制影線的圓形標(biāo)記示出的是與信號(hào)凸起電極連接的第二外部端子，并且用實(shí)心的圓形標(biāo)記示出的是與時(shí)鐘信號(hào)凸起電極連接的第二外部端子。在圖11中，為了避免復(fù)雜的圖示，僅僅布置在第二外部端子區(qū)域CSI0-SB之上的與接口電路CSI0凸起電極連接的第二外部端子用附圖標(biāo)記表示。布置在第二外部端子區(qū)域CSI1-SB至CSI3-SB之上的其它第二外部端子省略了附圖標(biāo)記。

接下來(lái)，通過(guò)將與接口電路CSI0相對(duì)應(yīng)的第二外部端子區(qū)域CSI0-SB用作一個(gè)示例，對(duì)第二外部端子的在第二外部端子區(qū)域之上的布置進(jìn)行描述。在第二外部端子區(qū)域CSI0-SB之上，第二外部端子SB2二維地布置成5行和2列。在第二外部端子區(qū)域CSI0-SB的中部(第三行)中，布置有時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB。在圖11中，在時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB周圍，信號(hào)第二外部端子布置在時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB上方和下方的行中。

布置在中間行中的時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB，經(jīng)由信號(hào)線(該信號(hào)線中的每一個(gè)由布線層中的任何一個(gè)形成)，與在圖9中示出的在端子區(qū)域CSI0-BD中的時(shí)鐘信號(hào)凸起電極NC0和PC0連接。在圖11中，布置在時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB下方的行中的信號(hào)第二外部端子N00-SB和P00-SB，經(jīng)由在布線層中的信號(hào)線，與在圖9中示出的在端子區(qū)域CSI0-BD中的信號(hào)凸起電極N00和P00連接。布置在時(shí)鐘信號(hào)第二外部端子NC0-SB和PC0-SB上方的行中的信號(hào)第二外部端子N01-SB和P01-SB，經(jīng)由在布線層中的信號(hào)線，與在圖9中示出的在端子區(qū)域CSI0-BD中的信號(hào)凸起電極N01和P01連接。

同樣，布置在信號(hào)第二外部端子N00-SB和P00-SB下方的行中的信號(hào)第二外部端子N02-SB和P02-SB與在圖9中示出的在端子區(qū)域CSI0-BD中的信號(hào)凸起電極N02和P02連接。布置在信號(hào)第二外部端子N01-SB和P01-SB上方的行中的信號(hào)第二外部端子N03-SB和P03-SB，與在圖9中示出的在端子區(qū)域CSI0-BD中的信號(hào)凸起電極N03和P03連接。

在第二外部端子區(qū)域CSI1-SB和CSI2-SB中的每一個(gè)中，時(shí)鐘信號(hào)第二外部端子也布置在中間行中，并且信號(hào)第二外部端子布置在中間行上方和下方的行中。布置在第二外部端子區(qū)域CSI1-SB和CSI2-SB中的每一個(gè)之上的時(shí)鐘信號(hào)第二外部端子，與在圖9中的在對(duì)應(yīng)端子區(qū)域CSI1-BD或者CSI2-BD中的時(shí)鐘信號(hào)凸起電極NC1、PC1、NC2和PC2連接。同樣，布置在時(shí)鐘信號(hào)第二外部端子上方和下方的行中的、在第二外部端子區(qū)域CSI1-SB和CSI2-SB中的每一個(gè)中的信號(hào)第二外部端子，與在對(duì)應(yīng)端子區(qū)域CSI1-BD或者CSI2-BD中的信號(hào)凸起電極連接。

在本實(shí)施例中，第二外部端子區(qū)域CSI3-SB僅僅使用一個(gè)通道。即，第二外部端子區(qū)域CSI3-SB包括僅僅該對(duì)時(shí)鐘信號(hào)第二外部端子和該對(duì)信號(hào)第二外部端子。布置在第二外部端子區(qū)域CSI3之上的這對(duì)時(shí)鐘信號(hào)第二外部端子與在圖9中示出的在端子區(qū)域CSI3-BD中的時(shí)鐘信號(hào)凸起電極NC3和PC3連接。布置在第二外部端子區(qū)域CSI3之上的這對(duì)信號(hào)第二外部端子與在圖9中示出的在端子區(qū)域CSI3-BD中的信號(hào)凸起電極N30和P30連接。不言自明的是，也可以能夠?qū)⑦@對(duì)信號(hào)第二外部端子布置在第二外部端子區(qū)域CSI3-SB之上，并且將這對(duì)信號(hào)第二外部端子與在圖9中示出的凸起電極N31和P31連接，以提供兩個(gè)通道。

在圖11中，用虛線圍成的第二外部端子區(qū)域RE-SB1與在圖10中示出的第二外部端子區(qū)域RE-SB1相對(duì)應(yīng)。在本實(shí)施例中，確定在圖5中示出的MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0至CSI3的相應(yīng)特性的參考信號(hào)，從用戶襯底UR-B供應(yīng)至布置在第二外部端子區(qū)域RE-SB1中的第二外部端子。在圖11中，用點(diǎn)繪制影線的圓形標(biāo)記示出了布置在第二外部端子區(qū)域RE-SB1之上的第二外部端子，以清楚地示出布置在第二外部端子區(qū)域RE-SB1之上的第二外部端子是參考信號(hào)第二外部端子。

在本實(shí)施例中，與接口電路CSI0的差分電路連接的參考信號(hào)凸起電極RE0(圖9)，經(jīng)由在布線層中的任何一個(gè)中的信號(hào)線，與布置在第二外部端子區(qū)域RE-SB1中的參考信號(hào)第二外部端子RE0-SB連接。同樣，與接口電路CSI1的差分電路連接的參考信號(hào)凸起電極RE1(圖9)，經(jīng)由在布線層中的任何一個(gè)中的信號(hào)線，與布置在第二外部端子區(qū)域RE-SB1中的參考信號(hào)第二外部端子RE1-SB連接。與接口電路CSI2的差分電路連接的參考信號(hào)凸起電極RE2(圖9)，經(jīng)由在布線層中的任何一個(gè)中的信號(hào)線，與布置在第二外部端子區(qū)域RE-SB1中的參考信號(hào)第二外部端子RE2-SB連接。同樣，與接口電路CSI3的差分電路連接的參考信號(hào)凸起電極RE3(圖9)，經(jīng)由在布線層中的任何一個(gè)中的信號(hào)線，與布置在第二外部端子區(qū)域RE-SB1中的參考信號(hào)第二外部端子RE3-SB連接。

在圖11中，LV0-SB和LV1-SB表示向其供應(yīng)有來(lái)自在圖5中示出的接口電路LVDS的信號(hào)和時(shí)鐘信號(hào)的第二外部端子區(qū)域。與來(lái)自接口電路CSI0至CSI3的信號(hào)和時(shí)鐘信號(hào)相似，來(lái)自接口電路LVDS的信號(hào)和時(shí)鐘信號(hào)也供應(yīng)至布置在半導(dǎo)體芯片CH的第二主表面SAFC2之上的預(yù)定凸起電極。供應(yīng)至預(yù)定凸起電極的信號(hào)和時(shí)鐘信號(hào)，經(jīng)由在布線襯底SIP-B之上的預(yù)定第一外部端子和在其中的信號(hào)線，供應(yīng)至布置在第二外部端子區(qū)域LV0-SB和LV1-SB1中的第二外部端子。在圖10中，將與接口電路LVDS相對(duì)應(yīng)的第二外部端子區(qū)域LV-SB示出為一個(gè)區(qū)域。然而，與接口電路CSI0至CSI3相對(duì)應(yīng)的第二外部端子區(qū)域CS-BS相似，第二外部端子LV-SB包括在兩個(gè)區(qū)中的第二外部端子區(qū)域LV0-SB和LV1-SB。

在第二外部端子區(qū)域LV0-SB和LV1-SB中，用朝右下的斜線繪制影線的圓形標(biāo)記示出了從接口電路LVDS(圖5)向其供應(yīng)有信號(hào)的信號(hào)第二外部端子NV0、PV0至NV3、和PV3。用實(shí)心的圓形標(biāo)記示出的第二外部端子是從接口電路LVDS向其供應(yīng)有時(shí)鐘信號(hào)的時(shí)鐘信號(hào)第二外部端子NVC和PVC。

在本實(shí)施例中，第二外部端子區(qū)域LV0-SB接近并且沿著側(cè)面SIP-L布置。第二外部端子區(qū)域LV1-SB也沿著側(cè)面SIP-L布置，但是，在第二外部端子區(qū)域LV1-SB與側(cè)面SIP-L之間，第二外部端子區(qū)域LV0-SB的部分面積區(qū)域和第二外部端子區(qū)域CSI0-SB的部分面積區(qū)域被放置為以便插入在其間。即，當(dāng)以側(cè)面SIP-L為參照時(shí)，第二外部端子區(qū)域LV0-SB與第一區(qū)相對(duì)應(yīng)，并且第二外部端子區(qū)域LV1-SB與第二區(qū)相對(duì)應(yīng)。換言之，第二外部端子區(qū)域LV1-SB布置為比第二外部端子區(qū)域LV0-SB更遠(yuǎn)離側(cè)面SIP-L。

在圖11中，向其供應(yīng)有差分時(shí)鐘信號(hào)對(duì)的時(shí)鐘信號(hào)第二外部端子NVC和PVC布置在布置為接近側(cè)面SIP-L的第二外部端子區(qū)域LV0-SB中的最上面的行中。在時(shí)鐘信號(hào)第二外部端子NVC和PVC下方，布置有向其供應(yīng)有該對(duì)差分信號(hào)的信號(hào)第二外部端子NV0和PV0，并且在其下方布置有向其供應(yīng)有該對(duì)差分信號(hào)的信號(hào)第二外部端子NV2和PV2。在布置為比第二外部端子區(qū)域LV0-SB更遠(yuǎn)離側(cè)面SIP-L的第二外部端子區(qū)域LV1-SB中，向其供應(yīng)有該對(duì)差分信號(hào)的信號(hào)第二外部端子NV3和PV3布置在一行中。在信號(hào)第二外部端子NV3和PV3的行下方的行中，布置有向其供應(yīng)有該對(duì)差分信號(hào)的信號(hào)第二外部端子NV1和PV1。

在圖11中，用平行垂直線繪制影線的圓形標(biāo)記示出了在布線襯底SIP-B安裝在用戶襯底UR-B之上時(shí)向其供應(yīng)有接地電源電壓的接地電源第二外部端子的各個(gè)示例。同樣，在圖11中，舉例說(shuō)明，多個(gè)中空?qǐng)A形標(biāo)記示出了布置在第二主表面SAFS2之上的第二外部端子，以便示出多個(gè)第二外部端子布置在布線襯底SIP-B的第二主表面SAFS2之上。

在本實(shí)施例中，當(dāng)以布線襯底SIP-B的側(cè)面SIP-L為參照時(shí)，與MIPI-CSI標(biāo)準(zhǔn)化接口電路CSI0至CSI3相對(duì)應(yīng)的第二外部端子區(qū)域CSI0-SB至CSI3-SB劃分為兩對(duì)并且布置在兩個(gè)區(qū)中。同樣，與LVDS技術(shù)接口電路LVDS相對(duì)應(yīng)的第二外部端子區(qū)域也劃分為兩個(gè)外部端子區(qū)域LV0-SB和LV1-SB并且布置在兩個(gè)區(qū)中。可以考慮，第一區(qū)第二外部端子區(qū)域(CSI0-SB、CSI2-SB和LV0-SB)和第二區(qū)第二外部端子區(qū)域(CSI1-SB、CSI3-SB和LV1-SB)在從側(cè)面SIP-L朝著布線襯底SIP-B的中心部分或者在其中安裝有半導(dǎo)體芯片CH(在圖11中的點(diǎn)劃線)的區(qū)域的方向上按照該順序布置。換言之，第一區(qū)第二外部端子區(qū)域布置為比第二區(qū)外部端子區(qū)域更接近側(cè)面SIP-L。

在本實(shí)施例中，如參照?qǐng)D5所描述的，接口電路CSI0至CSI3布置為接近在半導(dǎo)體芯片CH的四個(gè)角部之中的角部C-LD。因此，與接口電路CSI0至CSI3相對(duì)應(yīng)的端子區(qū)域CSI0-BD至CSI3-BD也布置為接近在四個(gè)角部之中的角部C-LD。

在半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上時(shí)從其第一主表面SAFC1看半導(dǎo)體芯片CH的情況下，可以考慮，將在布線襯底SIP-B中的與半導(dǎo)體芯片CH的側(cè)面ED交叉的信號(hào)線與信號(hào)凸起電極、時(shí)鐘信號(hào)凸起電極和參考信號(hào)凸起電極連接(每個(gè)布置在端子區(qū)域CSI0-SB至CSI3-SB之上)，從而使得信號(hào)從第二外部端子區(qū)域CSI0-SB至CSI3-SB傳輸至與側(cè)面ED交叉的信號(hào)線。然而，由于端子區(qū)域CSI0-SB至CSI3-BD在從側(cè)面ED朝著半導(dǎo)體芯片CH的中心的方向上布置在兩個(gè)區(qū)中，所以可以想象得到與側(cè)面ED交叉的信號(hào)線的數(shù)量可以增加，由此導(dǎo)致難以放置所有的信號(hào)線。例如，可以考慮形成與相互不同的布線層的側(cè)面ED交叉的信號(hào)線。然而，在這種情況下，由于在布線襯底SIP-B的各個(gè)層或者信號(hào)線的交叉的變化，可以想象得到信號(hào)質(zhì)量的降低。

在本實(shí)施例中，布置在兩個(gè)區(qū)中的端子區(qū)域CSI0-BD至CSI3-BD布置為接近角部CLD。因此，通過(guò)使用例如與側(cè)面ED交叉的信號(hào)線，信號(hào)供應(yīng)至在第一區(qū)端子區(qū)域CSI0-BD和CSI2-BD中的信號(hào)凸起電極、時(shí)鐘信號(hào)凸起電極和參考信號(hào)凸起電極，并且，通過(guò)使用與側(cè)面EL交叉的信號(hào)線，信號(hào)供應(yīng)至在第二區(qū)端子區(qū)域CSI1-BD和CSI3-BD之上的信號(hào)凸起電極、時(shí)鐘信號(hào)凸起電極和參考信號(hào)凸起電極。這可以減少與側(cè)面ED交叉的信號(hào)線的數(shù)量，并且由此改進(jìn)信號(hào)質(zhì)量。不言自明的，也可能能夠通過(guò)使用與側(cè)面EL交叉的信號(hào)線，將信號(hào)供應(yīng)至在第二區(qū)端子區(qū)域CSI1-BD和CSI3-BD中的信號(hào)凸起電極、時(shí)鐘信號(hào)凸起電極和參考信號(hào)凸起電極中的一些。由此，通過(guò)將布置在兩個(gè)區(qū)中的端子區(qū)域布置為接近角部，能夠改進(jìn)在布線襯底SIP-B中的布線的自由度。

為了方便用戶，與接口電路相對(duì)應(yīng)的第二外部端子區(qū)域優(yōu)選地沿著布線襯底SIP-B的側(cè)面SIP-U、SIP-D和SIP-R布置。另一方面，作為布線襯底SIP-B的尺寸增加的結(jié)果，布線襯底SIP-B的制造成本增加。在本實(shí)施例中，與接口電路CSI0至CSI3和LVDS相對(duì)應(yīng)的第二外部端子區(qū)域布置在布線襯底SIP-B的兩個(gè)區(qū)中，這增加了接口電路的數(shù)量。因此，即使第二外部端子區(qū)域的數(shù)量增加，也能夠抑制布線襯底SIP-B的側(cè)面延長(zhǎng)，并且抑制布線襯底的尺寸增加。這可以抑制布線襯底的制造成本的增加。

同樣，在本實(shí)施例中，與相應(yīng)接口電路CSI0至CSI3相對(duì)應(yīng)，第二外部端子區(qū)域CSI0-SB至CSI3-SB沿著布線襯底SIP-B的側(cè)面SIP-L布置在兩個(gè)區(qū)中。因此，通過(guò)使用例如形成在用戶襯底UR-B的預(yù)定布線層中的信號(hào)線，信號(hào)可以供應(yīng)至接口電路CSI0和CSI2的布置為接近側(cè)面SIP-L的相應(yīng)通道。此時(shí)，通過(guò)使用利用與上文描述的預(yù)定布線層不同的布線層而形成的信號(hào)線，信號(hào)可以供應(yīng)至接口電路CSI1和CSI3的布置為背離側(cè)面SIP-L的相應(yīng)通道。這允許用戶將接口電路作為單元來(lái)處理，并且可以改進(jìn)方便性。

<在布線襯底中的電源線>

圖12是根據(jù)實(shí)施例的半導(dǎo)體器件SIP的平面圖。圖12是當(dāng)從半導(dǎo)體芯片CH的第一主表面SAFC1看在其中半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上的半導(dǎo)體器件SIP時(shí)的平面圖。在該圖中，圖示了布置在半導(dǎo)體芯片CH的第二主表面SAFC2之上的凸起電極、和在布線襯底SIP-B中的數(shù)字電源電壓線和接地電源電壓線。

圖12示出了凸起電極的在端子區(qū)域CSI0-BD至CSI3-BD之上的布置。在圖12中示出的凸起電極的布置與已經(jīng)在圖9中圖示了的凸起電極的布置相同。因此，省略了針對(duì)在端子區(qū)域CSI0-BD至CSI3-BD之上的凸起電極的布置的說(shuō)明。同樣，為了避免復(fù)雜的圖示，在圖12中省略了在圖9中示出的附圖標(biāo)記。應(yīng)注意，按照與圖9中相同的方式，在圖12中，在其中表示有凸起電極的格式也基于在圖7中圖示的“說(shuō)明注釋”。

在圖12中，實(shí)線Vd-L表示數(shù)字電源電壓線，該數(shù)字電源電壓線由在布線襯底SIP-B中的預(yù)定導(dǎo)電布線層形成。點(diǎn)劃線Vs-L1和Vs-L2表示接地電源電壓線，該接地電源電壓線由在布線襯底SIP-B中的預(yù)定導(dǎo)電布線層形成。例如，預(yù)定導(dǎo)電布線層是在圖3中示出的第一層金屬布線層ML1。

當(dāng)從第一主表面SAFC1看時(shí)，數(shù)字電源電壓線Vd-L包括區(qū)域(電源電壓線區(qū)域)Vd-L0至Vd-L3，該區(qū)域Vd-L0至Vd-L3與相應(yīng)端子區(qū)域CSI0-BD至CSI3-BD重疊。同樣，接地電源電壓線Vs-L1包括區(qū)域(接地電源電壓線區(qū)域)Vs-L10和Vs-L12，該區(qū)域Vs-L10和Vs-L12與端子區(qū)域CSI0-BD和CSI2-BD重疊。同樣，接地電源電壓線Vs-L2包括區(qū)域(接地電源電壓線區(qū)域)Vs-L21和Vs-L23，該區(qū)域Vs-L21和Vs-L23與端子區(qū)域CSI1-BD和CSI3-BD重疊。

數(shù)字電源電壓線Vd-L放置為使得在相應(yīng)端子區(qū)域CSI0-BD至CSI3-BD中的數(shù)字電源凸起電極行Bd-Vd(圖9)與數(shù)字電源電壓線Vd-L的數(shù)字電源電壓線區(qū)域Vd-L0至Vd-L3重疊。同樣，接地電源電壓線Vs-L1和Vs-L2放置為使得在相應(yīng)端子區(qū)域CSI0-BD至CSI3-BD中的接地電源凸起電極行Bd-Vs(圖9)與接地電源電壓線Vs-L1和Vs-L2的接地電源電壓線區(qū)域Vs-L10、Vs-L12、Vs-L21和Vs-L23重疊。

在半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上時(shí)，開口設(shè)置在頂部絕緣膜TIS(圖3)的預(yù)定部分中。布置在數(shù)字電源凸起電極行VD-Vd中的相應(yīng)數(shù)字電源凸起電極Vd(圖9)與在電源電壓線區(qū)域Vd-L0至Vd-L3中的數(shù)字電源電壓線Vd-L電連接。同樣，包括接地電源凸起電極Vs(圖9)的布置在接地電源凸起電極行BD-Vs中的接地電源凸起電極Vs，與在接地電源電壓線區(qū)域Vs-L10、Vs-L12、Vs-L121和Vs-L123中的接地電源電壓線Vs-L1和Vs-L2電連接。

雖然在圖12中未圖示，但是模擬電源凸起電極、信號(hào)凸起電極、參考信號(hào)凸起電極和時(shí)鐘信號(hào)凸起電極，也通過(guò)設(shè)置在頂部絕緣膜TIS中的開口與信號(hào)線連接，該信號(hào)線由適當(dāng)?shù)膶?dǎo)電布線層形成。

在圖12中，用附圖標(biāo)記Vd-SB2表示的大虛線圓形標(biāo)記示出了數(shù)字電源第二外部端子Vd-SB2，該數(shù)字電源第二外部端子Vd-SB2布置在布線襯底SIP-B的第二主表面SAFS2之上。用附圖標(biāo)記Vs-SB2表示的虛線大圓形標(biāo)記示出了接地電源第二外部端子Vs-SB2，該接地電源第二外部端子Vs-SB2布置在布線襯底SIP-B的第二主表面SAFS2之上。由第一金屬布線層ML1形成的數(shù)字電源電壓線Vd-L，經(jīng)由通孔與布置在例如數(shù)字電源電壓線Vd-L(區(qū)域Vd-L0和Vd-L2)正下方的數(shù)字電源第二外部端子Vd-SB2電連接。同樣，由第一金屬布線層ML1形成的接地電源電壓線Vs-L1和Vs-L2，經(jīng)由通孔與例如布置在接地電源電壓線Vs-L(區(qū)域Vs-L10和Vs-L12)正下方的接地電源第二外部端子Vs-SB2電連接。

在本實(shí)施例中，與端子布置CSI1-BD和CSI3-BD重疊的數(shù)字電源電壓線區(qū)域接近端子布置CSI0-BD和CSI2-BD。另一方面，與端子布置CSI0-BD和CSI2-BD重疊的數(shù)字電源電壓線區(qū)域接近端子布置CSI1-BD和CSI3-BD。即，供應(yīng)用于操作接口電路CSI0和CSI2的數(shù)字電源電壓Vd的數(shù)字電源電壓線、和供應(yīng)用于操作接口電路CSI1和CSI3的數(shù)字電源電壓Vd的數(shù)字電源電壓線，放置為在布線襯底SIP-B中彼此接近。

同樣，與端子布置CSI1-BD和CSI3-BD重疊的接地電源電壓線區(qū)域接近端子布置CSI0-BD和CSI2-BD。另一方面，與端子布置CSI0-BD和CSI2-BD重疊的接地電源電壓線區(qū)域接近端子布置CSI1-BD和CSI3-BD。即，將接地電壓供應(yīng)至接口電路CSI0和CSI2的接地電源電壓線、和將接地電壓供應(yīng)至接口電路CSI1和CSI3的接地電源電壓線，放置為在布線襯底SIP-B中彼此接近。

因此，能夠?qū)?shù)字電源第二外部端子Vd-SB2和接地電源第二外部端子Vs-SB2緊密布置在布線襯底SIP-B的第二主表面SAFS2之上。通過(guò)緊密布置數(shù)字電源第二外部端子Vd-SB2和接地電源第二外部端子Vs-SB2，在半導(dǎo)體器件SIP安裝在用戶襯底UR-B之上時(shí)，能夠?qū)⒌诙獠慷俗覸d-SB2和Vs-SB2與在用戶襯底UR-B的第一主表面SAFU1之上的強(qiáng)電源線有效地連接。

而且，由于能夠縮短在端子區(qū)域CSI0-BD至CSI3-BD之上的相應(yīng)電壓焊盤電極Vd與第二外部端子Vd-SB2之間的路徑和在端子區(qū)域CSI0-BD至CSI3-BD之上的相應(yīng)接地焊盤電極Vs與第二外部端子Vs-SB2之間的路徑，所以可以減小寄生電感。

在圖12中，例如，將布置在端子區(qū)域CSI0-BD之上的多個(gè)凸起電極視為第一端子，并且將布置在端子區(qū)域CSI1-BD之上的多個(gè)凸起電極視為第二端子。在這種情況下，第一端子與接口電路CSI0(第一電路)連接，并且第二端子與接口電路CSI1(第二電路)連接。第一端子和第二端子根據(jù)在圖7中示出的參照?qǐng)D案(布置圖案)來(lái)布置。即使添加了修改，諸如，添加/去除通道以及/或者鏡面反轉(zhuǎn)，只要電源凸起電極行BD-Vd和BD-Vs和包括參考信號(hào)凸起電極的列接近并且沿著端子區(qū)域的彼此交叉的側(cè)面布置，便能獲得相同的布置圖案。因此，在端子區(qū)域CSI0-BD之上的凸起電極和在端子區(qū)域CSI1-BD之上的凸起電極包括相同的布置圖案。

接口電路CSI0布置為比接口電路CSI1更接近半導(dǎo)體芯片CH的側(cè)面ED(第一側(cè))。同樣，端子區(qū)域CSI0-BD布置為比端子區(qū)域CSI1-BD更接近側(cè)面ED。在其中接口CSI0接近接口CSI1的面積區(qū)域中，即，在其中端子區(qū)域CSI0接近端子區(qū)域CSI1的面積區(qū)域中，第一電源線Vd-L(Vd-L0)和Vs-L1(Vs-L10)形成在布線層中，如圖12所示。而且，在其中接口CSI1接近接口CSI0的面積區(qū)域中，即，在其中端子區(qū)域CSI1接近端子區(qū)域CSI0的面積區(qū)域中，第二電源線Vd-L(Vd-L1)和Vs-L2(Vs-L21)形成在布線層中，如圖12所示。在這種情況下，布置在端子區(qū)域CSI0之上的凸起電極Vd和Vs是從電源線(Vd-L0)和(Vs-L10)向其供應(yīng)有電源電壓的凸起電極(第一電源端子)。布置在端子區(qū)域CSI1-BD之上的凸起電極Vd和Vs是從電源線(Vd-L1)和(Vs-L21)向其供應(yīng)有電源電壓的凸起電極(第二電源端子)。

同樣，在圖12中，布置在端子區(qū)域CSI2-BD之上的多個(gè)凸起電極視為第三端子，并且布置在端子區(qū)域CSI3-BD之上的多個(gè)凸起電極視為第四端子。在這種情況下，第三端子與接口電路CSI2(第三電路)連接，并且第四端子與接口電路CSI3(第四電路)連接。第三端子和第四端子根據(jù)在圖7中示出的參照?qǐng)D案(布置圖案)來(lái)布置。因此，在端子區(qū)域CSI2-BD之上的凸起電極和在端子區(qū)域CSI3-BD之上的凸起電極包括相同的布置圖案。

接口電路CSI2布置為比接口電路CSI3更接近半導(dǎo)體芯片CH的側(cè)面ED(第一側(cè))。同樣，端子區(qū)域CSI2-BD布置為比端子區(qū)域CSI3-BD更接近側(cè)面ED。在其中接口CSI2接近接口CSI3的面積區(qū)域中，即，在其中端子區(qū)域CSI2接近端子區(qū)域CSI3的面積區(qū)域中，第一電源線Vd-L(Vd-L2)和Vs-L1(Vs-L12)形成在布線層中，如圖12所示。同樣，在其中接口CSI3接近接口CSI2的面積區(qū)域中，即，在其中端子區(qū)域CSI3接近端子區(qū)域CSI2的面積區(qū)域中，第二電源線Vd-L(Vd-L3)和Vs-L2(Vs-L23)形成在布線層中，如圖12所示。在這種情況下，布置在端子區(qū)域CSI2之上的凸起電極Vd和Vs是向其從電源線(Vd-L2)和(Vs-L12)供應(yīng)有電源電壓的凸起電極(第三電源端子)。布置在端子區(qū)域CSI3-BD之上的凸起電極Vd和Vs是向其從電源線(Vd-L3)和(Vs-L23)供應(yīng)有電源電壓的凸起電極(第四電源端子)。

在圖12中，布置在端子區(qū)域CSI2-BD之上的凸起電極視為通過(guò)鏡面反轉(zhuǎn)布置在端子區(qū)域CSI0-BD之上的凸起電極而獲得的那些凸起電極。因此，凸起電極的在端子區(qū)域CSI0-BD之上的布置圖案和凸起電極的在端子區(qū)域CSI2-BD之上的布置圖案可以視為相同的布置圖案。同樣，凸起電極的在端子區(qū)域CSI1-BD之上的布置圖案和凸起電極的在端子區(qū)域CSI3-BD之上的布置圖案可以視為相同的布置圖案。

在本實(shí)施例中，在圖5中示出的接口電路CSI0-CSI3中的每一個(gè)由硬宏配置，并且具有相同的功能，即，MIPI-CSI標(biāo)準(zhǔn)化接口的功能。

如圖9所示，端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)具有側(cè)面CS-U、CS-D、CS-R和CS-L。下面將描述在側(cè)面CS-U、CS-D、CS-R和CS-L與半導(dǎo)體芯片CH的側(cè)面之間的關(guān)系。端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)的側(cè)面CS-U和CS-D面朝半導(dǎo)體芯片CH的側(cè)面EU和ED，并且與側(cè)面EU和ED平行延伸。而且，端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)的側(cè)面CS-U和CS-D與半導(dǎo)體芯片CH的側(cè)面EU和ED平行延伸。而且，端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)的側(cè)面CS-L和CS-R與半導(dǎo)體芯片CH的側(cè)面EL和ER平行延伸。

<參考信號(hào)的屏蔽>

圖13是示意性示出了端子區(qū)域CSI0-BD至CSI3-BD與第二外部端子區(qū)域CSI0-SB、CSI2-SB和RE-SB1的連接的平面圖。圖13是在其中半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上的狀態(tài)下從半導(dǎo)體芯片CH的第一主表面SAFC1看半導(dǎo)體器件SIP時(shí)的示意性平面圖。該圖具體地示出了將半導(dǎo)體芯片CH的第二主表面SAFC2的端子區(qū)域CIS0-BD至CIS3-BD與布線襯底SIP-B的第二主表面SAFS2的第二外部端子區(qū)域CSI0-SB、CSI2-SB和RE-SB1連接的信號(hào)線。

在圖13中，為了圖示更簡(jiǎn)單，僅僅示出了布置在端子區(qū)域CIS0-BD至CIS3-BD中的一些凸起電極和布置在第二外部端子區(qū)域CSI0-SB和CSI2-SB中的一些第二外部端子。即，在端子區(qū)域CIS0-BD至CIS3-BD中的每一個(gè)之上，布置有多個(gè)凸起電極，如圖9所示。然而，圖13僅僅示出了參考信號(hào)凸起電極RE0至RE3、向其每一對(duì)供應(yīng)有一對(duì)差分信號(hào)的信號(hào)凸起電極N03和P03、N11和P11、N23和P23、以及N31和P31、以及接地電源凸起電極Vs。同樣，在第二外部端子區(qū)域CSI0-SB和CSI2-SB中的每一個(gè)之上，布置有多個(gè)第二外部端子，如圖11所示。然而，圖13僅僅示出了在圖11中圖示的這些第二外部端子中的信號(hào)第二外部端子N03-SB和P03-SB和信號(hào)第二外部端子N23-SB和P23-SB，并且向其每一對(duì)從半導(dǎo)體器件SIP外部供應(yīng)了一對(duì)差分信號(hào)。

半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上，并且與半導(dǎo)體芯片的凸起電極連接，并且與布置在布線襯底SIP-B的第一主表面SAFS1之上的第一外部端子連接。因而，分別布置在端子區(qū)域CSI0-BD至CSI3-BD之上的參考信號(hào)凸起電極RE0至RE3，與在布置在布線襯底SIP-B的第二主表面SAFS2之上的第二外部端子區(qū)域RE-SB1中的第二外部端子RE0-SB至RE3-SB連接。參考信號(hào)從半導(dǎo)體器件SIP外部供應(yīng)至布置在第二外部端子區(qū)域RE-SB1中的第二外部端子RE0-SB至RE3-SB，以設(shè)置包括在接口電路CSI0至CSI3中的相應(yīng)差分電路SA(圖6)的特性。

布置在端子區(qū)域CSI0-BD之上的信號(hào)凸起電極N03和P03，經(jīng)由在布線襯底SIP-B中的信號(hào)線與布置在對(duì)應(yīng)第二外部端子區(qū)域CSI0-SB中的信號(hào)第二外部端子N03-SB和P03-SB連接。同樣，布置在端子區(qū)域CSI2-BD之上的信號(hào)凸起電極N23和P23，經(jīng)由在布線襯底SIP-B中的信號(hào)線與布置在對(duì)應(yīng)第二外部端子區(qū)域CSI2-SB中的信號(hào)第二外部端子N23-SB和P23-SB連接。同樣，布置在端子區(qū)域CSI1-BD之上的信號(hào)凸起電極N11和P11，經(jīng)由在布線襯底SIP-B中的信號(hào)線與布置在對(duì)應(yīng)第二外部端子區(qū)域CSI1-SB中的信號(hào)第二外部端子連接，盡管在圖13中未示出。同樣，布置在端子區(qū)域CSI3-BD之上的信號(hào)凸起電極N31和P31，經(jīng)由在布線襯底SIP-B中的信號(hào)線與布置在對(duì)應(yīng)第二外部端子區(qū)域CSI3-SB中的信號(hào)第二外部端子連接，盡管未示出。

在本實(shí)施例中，布置在端子區(qū)域CSI1-BD和CSI3-BD中的接地電源凸起電極Vs，經(jīng)由在布線襯底SIP-B中的接地電源電壓線與向其供應(yīng)有接地電源電壓Vs的接地電源第二外部端子Vs-SB2連接。

在本實(shí)施例中，與參考信號(hào)凸起電極RE0至RE3相對(duì)應(yīng)的相應(yīng)第一外部端子，即，經(jīng)由凸起與參考信號(hào)凸起電極RE0至RE3連接的第一外部端子(在圖10中示出的示例中的第一外部端子SB1-I4)，與由在布線層中的第二金屬布線層ML2(圖3)形成的信號(hào)線RE0-L2至RE3-L2連接。信號(hào)線RE0-L2至RE3-L2延伸至第二外部端子區(qū)域RE-SB1附近。在第二外部端子區(qū)域RE-SB1的附近中，開口CN設(shè)置在層間絕緣膜(例如，在圖3中的IS2)中，并且經(jīng)由開口CN，信號(hào)線RE0-L2至RE3-L2與由除了第二金屬布線層之外的金屬布線層形成的信號(hào)線RE0-L至RE3-L(點(diǎn)劃線)電連接。信號(hào)線RE0-L至RE3-L與布置在第二外部端子區(qū)域RE-SB1中的參考信號(hào)第二外部端子RE0-SB至RE3-SB電連接。

同樣，與信號(hào)凸起電極N03、P03、N23和P23相對(duì)應(yīng)的相應(yīng)第一外部端子，即，經(jīng)由凸起與參考信號(hào)凸起電極N03、P03、N23和P23連接的第一外部端子(在圖10中示出的示例中的第一外部端子SB1-I3和SB1-I5)，與由在布線層中的第二金屬布線層ML2(圖3)形成的信號(hào)線N03-L2、P03-L2、N23-L2和P23-L2連接。信號(hào)線N03-L2、P03-L2、N23-L2和P23-L2延伸至第二外部端子區(qū)域CSI0-SB至CSI2-SB的附近。在第二外部端子區(qū)域CSI0-SB和CSI2-SB的附近中，開口CN設(shè)置在層間絕緣膜(例如，在圖3中的IS2)中，并且經(jīng)由開口CN，信號(hào)線N03-L2、P03-L2、N23-L2和P23-L2與信號(hào)線N03-L、P03-L、N23-L和P23-L(點(diǎn)劃線)(每個(gè)由除了第二金屬布線層之外的金屬布線層形成)連接。信號(hào)線N03-L、P03-L、N23-L和P23-L與布置在第二外部端子區(qū)域CSI0-SB和CSI2-SB中的信號(hào)第二外部端子N03-SB、P03-SB、N23-SB和P23-SB電連接。

在端子區(qū)域CSI0-BD至CSI3-BD中的其它信號(hào)凸起電極也與對(duì)應(yīng)信號(hào)第二外部端子電連接，與信號(hào)凸起電極N03、P03、N23和P23類似。

在本實(shí)施例中，與布置在端子區(qū)域CSI3-BD之上的接地電源凸起電極Vs和與布置在端子區(qū)域CSI1-BD之上的接地電源凸起電極Vs相對(duì)應(yīng)的相應(yīng)第一外部端子，與接地電源線Vs-PL1和Vs-PL2(厚實(shí)線)(每個(gè)由在布線層中的第二金屬布線層ML2形成，圖3)連接。接地電源線Vs-PL1和Vs-PL2延伸至例如第二外部端子區(qū)域RE-SB1的附近。在第二外部端子區(qū)域RE-SB1的附近中，開口CN設(shè)置在層間絕緣膜(例如，在圖3中的LS2)中，并且經(jīng)由開口CN，接地電源線Vs-PL1和Vs-PL2與由除了第二金屬布線層之外的金屬布線層形成的接地電源線(厚點(diǎn)劃線)電連接。接地電源線與布置為接近第二外部端子區(qū)域RE-SB1的接地電源第二外部端子Vs-SB2電連接。

雖然圖13是示意性地，但是信號(hào)線RE0-L2至RE3-L2、N03-L2、P03-L2、N23-L2和P23-L2、以及接地電源線Vs-PL1和Vs-PL2的布置根據(jù)其真實(shí)布置進(jìn)行圖示。即，當(dāng)從半導(dǎo)體芯片CH的第一主表面SAFC1看第二金屬布線層ML2時(shí)，接地電源線Vs-PL1和Vs-PL2(第一電壓線和第二電壓線)放置在信號(hào)線N03-L2、P03-L2、N23-L2和P23-L2(其傳輸差分信號(hào)對(duì))與信號(hào)線RE0-L2至RE3-L2(其傳輸參考信號(hào))之間。換言之，當(dāng)在平面圖中看在第二金屬布線層ML2中的信號(hào)線和接地電源線時(shí)，傳輸參考信號(hào)的信號(hào)線插入在供應(yīng)接地電源電壓(預(yù)定電壓)的接地電源線之間，以便與傳輸差分信號(hào)的信號(hào)線隔離。在這種情況下，在供應(yīng)接地電源電壓的接地電源線Vs-PL1與Vs-PL2之間，僅僅放置了傳輸參考信號(hào)的信號(hào)線，并且沒有放置傳輸信號(hào)諸如差分信號(hào)的信號(hào)線。

因此，即使差分信號(hào)改變，也能夠防止參考信號(hào)改變。即，傳輸參考信號(hào)的信號(hào)線由接地電源線Vs-PL1和Vs-PL2屏蔽。

而且，在本實(shí)施例中，當(dāng)從半導(dǎo)體芯片CH的第一主表面SAFC1看時(shí)，在第一金屬布線層ML1中，接地電源線形成在與傳輸參考信號(hào)的信號(hào)線RE0-L2至RE3-L2重疊的區(qū)域中。在第三金屬布線層ML3中，接地電源線也形成在與傳輸參考信號(hào)的信號(hào)線RE0-L2至RE3-L2重疊的區(qū)域中。利用接地電源線，接地電源第二外部端子Vs-SB2連接以向其供應(yīng)接地電源。由此，傳輸參考信號(hào)的信號(hào)線RE0-L2至RE3-L2也通過(guò)信號(hào)從上層和下層的改變而屏蔽。

為了改進(jìn)圖示的清楚性，用點(diǎn)劃線示出的信號(hào)線和接地電源線在圖13中較長(zhǎng)地圖示。然而，由于開口CN位于如上文所描述的第二外部端子區(qū)域的附近中，所以用點(diǎn)劃線示出的信號(hào)線和接地電源線實(shí)際上更短。

在本實(shí)施例中，在端子區(qū)域CSI0-BD至CSI3-BD中的每一個(gè)中，其中布置有參考信號(hào)凸起電極的參考信號(hào)凸起電極列BD-RE接近彼此。因此，參考信號(hào)凸起電極RE0至RE3緊密地布置在半導(dǎo)體芯片CH的第二主表面SAFC2之上。因此，能夠?qū)鬏攨⒖夹盘?hào)的信號(hào)線RE0-L2至RE3-L2在布線襯底SIPB中彼此接近放置。這允許信號(hào)線RE0-L2至RE3-L2共同地放置在兩個(gè)接地電源線Vs-PL1與Vs-PL2之間。因此，能夠在防止接口電路的特性改變的同時(shí)，防止布線襯底SIP-B的尺寸增加。

應(yīng)注意，在圖13中示出的示例中，接地電源線Vs-PL1和Vs-PL2與布置在端子區(qū)域CSI1-BD和CSI3-BD之上的接地電源凸起電極Vs連接。然而，接地電源線Vs-PL1和Vs-PL2的連接關(guān)系不限于此。

<接口電路LVDS>

圖14是示意性示出了端子區(qū)域LV0-SB和LV1-SB與半導(dǎo)體芯片CH的連接的平面圖。圖14是當(dāng)在其中半導(dǎo)體芯片CH安裝在布線襯底SIP-B之上的狀態(tài)下從半導(dǎo)體芯片CH的第一主表面SAFC1看半導(dǎo)體器件SIP時(shí)的示意性平面圖。在附圖中，具體地圖示了在形成在半導(dǎo)體芯片CH中的接口電路LVDS與信號(hào)第二外部端子之間的信號(hào)線、和在布線襯底SIP-B的第二外部端子區(qū)域LV0-SB和LV1-SB中的時(shí)鐘信號(hào)第二外部端子。

在本實(shí)施例中，如圖11所示，與接口電路LVDS相對(duì)應(yīng)的第二外部端子區(qū)域布置在兩個(gè)區(qū)中，該兩個(gè)區(qū)基于布線襯底SIP-B的側(cè)面SIP-L布置在朝著布線襯底SIP-B的中心部分(內(nèi)部分)的方向上。在圖11中示出的示例中，兩對(duì)信號(hào)第二外部端子NV0和PV0、和NVC和PVC布置在第二外部端子區(qū)域LV0-SB之上。然而，在圖14中，為了改進(jìn)圖示的清楚性，省略了這對(duì)信號(hào)第二外部端子NV1和PV1。

與形成在半導(dǎo)體芯片CH中的接口電路LVDS相對(duì)應(yīng)的凸起電極，與在布線襯底SIP-B的第一主表面SAFS1之上的對(duì)應(yīng)第一外部端子連接。與接口電路LVDS的凸起電極連接的第一外部端子，通過(guò)開口與由第二金屬布線層形成的信號(hào)線連接。信號(hào)線通過(guò)位于第二外部端子區(qū)域LV0-SB和LV1-SB的附近中的開口并且經(jīng)由另一金屬布線層形成的信號(hào)線，與布置在對(duì)應(yīng)第二外部端子區(qū)域LV0-SB和LV1-SB中的時(shí)鐘信號(hào)第二外部端子PVC和NVC、和信號(hào)第二外部端子PV0、NV0、PV1、NV1、PV3和NV3電連接。

在圖14中，在將接口電路LVDS與第二外部端子PV0、NV0、PV1、NV1、PV3和NV3連接的信號(hào)線中，由第二金屬布線層ML2形成的那些信號(hào)線用PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2表示。即，在傳輸時(shí)鐘信號(hào)的信號(hào)線中，由第二進(jìn)行布線層ML2形成的那些信號(hào)線用PVC-L2和NVC-L2表示。同樣，在傳輸三對(duì)差分信號(hào)的信號(hào)線中，由第二金屬布線層ML2形成的那些信號(hào)線用PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2表示。

圖14是示意性視圖，但是由第二金屬布線層ML2形成的信號(hào)線PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2根據(jù)真實(shí)信號(hào)線PVC-L2、NVC-L2、PV0-L2、NV0-L2、PV1-L2、NV1-L2、PV3-L2和NV3-L2進(jìn)行圖示。

將接口電路LVDS與時(shí)鐘信號(hào)第二外部端子PVC和NVC連接的信號(hào)線PVC-L2和NVC-L2放置為使得將接口電路LVDS與時(shí)鐘信號(hào)第二外部端子PVC和NVC線性連接。同樣，將接口電路LVDS與信號(hào)第二外部端子PV0和NV0連接的信號(hào)線PV0-L2和NV0-L2也放置為使得將接口電路LVDS與信號(hào)第二外部端子PV0和NV0線性連接。與之形成對(duì)照，將接口電路LVDS與信號(hào)第二外部端子PV1、NV1、PV3和NV連接的信號(hào)線PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一個(gè)包括彎回部分CT。即，信號(hào)線PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一個(gè)延伸通過(guò)彎回部分以將接口電路與信號(hào)第二外部端子連接。

當(dāng)從半導(dǎo)體芯片CH的第一主表面SAFC1看時(shí)，信號(hào)第二外部端子PV1、NV1、PV3和NV3布置為比其中布置有信號(hào)第二外部端子PV0和NV0、和時(shí)鐘信號(hào)第二外部端子PVC和NVC的第二外部端子區(qū)域LV0-SB更接近半導(dǎo)體芯片CH。因此，當(dāng)信號(hào)線PV1-L2、NV1-L2、PV3-L2和NV3-L2與信號(hào)線PV0-L2、NV0-L2、PVC-L2和NVC-L2相似地線性放置時(shí)，從而通過(guò)在所傳輸?shù)男盘?hào)中的信號(hào)線引起的相應(yīng)延遲變得基本上相同。例如，當(dāng)考慮其中例如差分信號(hào)與時(shí)鐘信號(hào)同步地從接口電路LVDS輸出至第二外部端子的情況時(shí)，在時(shí)鐘信號(hào)在時(shí)鐘信號(hào)第二外部端子PVC和NVC處改變之前的時(shí)候，信號(hào)在第二外部端子PV1、NV1、PV3和NV3處改變。

與之形成對(duì)照，在本實(shí)施例中，信號(hào)線PV1-L2、NV1-L2、PV3-L2和NV3-L2中的每一個(gè)具有彎回部分CT。這允許信號(hào)在第二外部端子PV1、NV1、PV3和NV3處改變的時(shí)間延遲。因此，即使與接口電路LVDS相對(duì)應(yīng)的第二外部端子布置在兩個(gè)區(qū)中，能夠根據(jù)時(shí)鐘信號(hào)在時(shí)鐘信號(hào)第二外部端子PVC和NVC處改變，來(lái)允許信號(hào)在第二外部端子PV0、NV0、PV1、NV1、PV3和NV3處改變，并且減少錯(cuò)誤操作的發(fā)生。

應(yīng)注意，供應(yīng)至參考信號(hào)第二外部端子RE0-SB至RE3-SB的參考信號(hào)是靜態(tài)信號(hào)，其不隨著時(shí)間的流逝而改變。例如，通過(guò)在用戶襯底UR-B的第二主表面SAFU2中提供與相應(yīng)參考信號(hào)第二外部端子RE0-SB至RE3-SB相對(duì)應(yīng)的電阻元件，在半導(dǎo)體襯底CH或者用戶襯底UR-B之上生成用于電阻元件中的每一個(gè)的偏置電流，并且將偏置電流供應(yīng)至電阻元件中的每一個(gè)，而形成有參考信號(hào)。通過(guò)執(zhí)行如圖13中圖示的屏蔽，能夠抑制靜態(tài)信號(hào)波動(dòng)，并且抑制尺寸增加。

雖然至此已經(jīng)基于發(fā)明的實(shí)施例對(duì)本發(fā)明人實(shí)現(xiàn)的本發(fā)明進(jìn)行了具體地描述，但是本發(fā)明不限于前述實(shí)施例。應(yīng)該理解的是，可以在不脫離本發(fā)明的主旨的范圍內(nèi)，對(duì)本發(fā)明做出各種改變和修改。例如，安裝在布線襯底SIP-B之上的CH1至CH5已經(jīng)通過(guò)使用半導(dǎo)體封裝件作為示例進(jìn)行描述，但是也可以是與CH相似的半導(dǎo)體芯片。