本申請享有以美國臨時專利申請62/256,425號(申請日：2015年11月17日)及美國專利申請15/056,066號(申請日：2016年2月29日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照這些基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

技術(shù)領(lǐng)域

實施方式涉及一種半導體存儲裝置及其制造方法。

背景技術(shù)：

已提出有一種設(shè)置著隔著絕緣層堆疊而成的多個存儲單元的三維結(jié)構(gòu)的半導體存儲裝置。

在此種存儲裝置中，穩(wěn)定的單元電流的供給作為課題被列舉。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施方式提供一種能夠進行穩(wěn)定的單元電流供給的半導體存儲裝置及其制造方法。

實施方式的半導體存儲裝置具備：襯底；積層體，配置在所述襯底上，且具有隔著絕緣層堆疊而成的多個電極層；第1半導體膜，一體地配置在所述積層體內(nèi)及所述襯底內(nèi)；第1絕緣膜，配置在所述積層體內(nèi)及所述襯底內(nèi)，且具有電荷存儲膜；及第2半導體膜，配置在所述積層體內(nèi)及所述襯底內(nèi)。所述第1半導體膜具有：第1半導體部，配置在所述積層體內(nèi)，且沿所述積層體的堆疊方向延伸；及第2半導體部，配置在所述襯底內(nèi)，且與所述襯底相接。第1絕緣膜具有：第1絕緣部，配置在所述第1半導體部與所述多個電極層之間，沿所述堆疊方向延伸，且具有與所述第2半導體部相接的下表面；及第2絕緣部，配置在所述襯底內(nèi)，隔著所述第2半導體部而與所述第1絕緣部相隔，且與所述襯底及所述第2半導體部相接。所述第2半導體膜具有：第3半導體部，配置在所述第1半導體部與所述第1絕緣部之間，沿所述堆疊方向延伸，且具有比所述第1絕緣部的所述下表面的高度低的下表面；及第4半導體部，配置在所述襯底內(nèi)，與所述第3半導體部及所述襯底相隔，配置在所述第2半導體部與所述第2絕緣部之間。

附圖說明

圖1是第1實施方式的存儲單元陣列的示意立體圖。

圖2是第1實施方式的半導體存儲裝置的示意剖視圖。

圖3A是第1實施方式的柱狀部的放大示意剖視圖，圖3B是第1實施方式的半導體存儲裝置的示意剖視圖。

圖4A及4B、5A及5B、6A及6B、7A及7B、8A及8B是表示第1實施方式的半導體存儲裝置的制造方法的示意剖視圖。

圖9A及圖9B是第2實施方式的半導體存儲裝置的示意剖視圖。

圖10A及10B、11A及11B是表示第2實施方式的半導體存儲裝置的制造方法的示意剖視圖。

具體實施方式

(第1實施方式)

參照圖1及圖2對本實施方式的存儲單元陣列1的構(gòu)成例進行說明。

圖1是本實施方式的存儲單元陣列1的示意立體圖。此外，在圖1中，為了使圖便于觀察，而將積層體上的絕緣層等的圖示省略。

在圖1中，將相對于襯底10的主面平行并且相互正交的2方向設(shè)為X方向及Y方向，將相對于這些X方向及Y方向這兩方向正交的方向設(shè)為Z方向(堆疊方向)。

圖2是本實施方式的半導體存儲裝置的示意剖視圖。此外，在圖2中，將上層布線的圖示省略。

如圖1及圖2所示，存儲單元陣列1具有積層體15、多個柱狀部CL、布線層LI、及上層布線。在圖1中表示位線BL與源極層SL作為上層布線。

在襯底10上配置著積層體15。積層體15具有多個電極層WL、多個絕緣層40、源極側(cè)選擇柵極SGS、及漏極側(cè)選擇柵極SGD。

多個電極層WL是隔著多個絕緣層40堆疊而成。多個絕緣層40例如具有氣隙(空隙)。此外，圖中所示的電極層WL的堆疊數(shù)為一例，且電極層WL的堆疊數(shù)為任意。

在襯底10上隔著絕緣層40配置著源極側(cè)選擇柵極SGS。在積層體15的最上層配置著漏極側(cè)選擇柵極SGD。在源極側(cè)選擇柵極SGS與漏極側(cè)選擇柵極SGD之間配置著多個電極層WL。

電極層WL包含金屬。電極層WL例如包含鎢、鉬、氮化鈦及氮化鎢中的至少任一個，也可以包含硅或金屬硅化物。源極側(cè)選擇柵極SGS及漏極側(cè)選擇柵極SGD包含與電極層WL相同的材料。

漏極側(cè)選擇柵極SGD及源極側(cè)選擇柵極SGS的相當于1層的厚度通常厚于電極層WL相當于1層的厚度，但也可以為相同程度或者略薄。此外，各選擇柵極(SGD、SGS)也可并非為1層而配置多層。此外，此處的“厚度”表示積層體15的堆疊方向(Z方向)的厚度。

在積層體15內(nèi)配置著沿Z方向延伸的多個柱狀部CL。柱狀部CL配置成例如圓柱或者橢圓柱狀。多個柱狀部CL配置成例如鋸齒格子狀?；蛘?，多個柱狀部CL也可以沿著X方向及Y方向配置成正方格子狀。柱狀部CL是與襯底10電連接。

以下，使用圖2的示意剖視圖對柱狀部CL及布線層LI的結(jié)構(gòu)進行說明。如圖2所示，柱狀部CL具有溝道體20(第1半導體膜)、覆蓋膜21(第2半導體膜)、存儲器膜30(第1絕緣膜)、及芯絕緣膜50(第2絕緣膜)。在電極層WL與溝道體20之間配置著存儲器膜30，且在溝道體20與存儲器膜30之間配置著覆蓋膜21。例如也可以在溝道體20與覆蓋膜21之間配置未圖示的氧化膜。

存儲器膜30將覆蓋膜21、溝道體20及芯絕緣膜50包圍。存儲器膜30、覆蓋膜21、溝道體20及芯絕緣膜50是沿著Z方向延伸。在溝道體20的內(nèi)側(cè)配置著芯絕緣膜50。

溝道體20及覆蓋膜21是例如將硅作為主成分的硅膜，且例如包含多晶硅。芯絕緣膜50例如包含氧化硅膜，也可以具有氣隙。

如圖1所示，在積層體15內(nèi)配置著沿X方向及Z方向延伸的布線層LI，而將相鄰的積層體15分離。進而另外，在存儲單元陣列1的周邊，多條布線層LI同樣地也沿Y方向延伸(對于Y方向未進行圖示)。即，在從上方觀察存儲單元陣列1時，布線層LI成為設(shè)置成矩陣狀的結(jié)構(gòu)。因此，積層體15成為通過布線層LI分斷成矩陣狀的結(jié)構(gòu)。

如圖2所示，布線層LI具有導電膜71、及絕緣膜72。在布線層LI的側(cè)壁配置著絕緣膜72。在該絕緣膜72的內(nèi)側(cè)配置著導電膜71。

布線層LI的下端是與襯底10的半導體部10n相接。布線層LI能夠經(jīng)由襯底10而與柱狀部CL內(nèi)的溝道體20電連接。布線層LI的上端經(jīng)由接觸部CI而與源極層SL電連接。

在積層體15上配置著多條位線BL(例如金屬膜)。多條位線BL在X方向上分別相隔，且沿Y方向延伸。各條位線BL經(jīng)由布線層LI而與自Y方向上相隔的各個區(qū)域中逐個選擇的多個溝道體20連接。

溝道體20的上端經(jīng)由接觸部Cc而與位線BL電連接。溝道體20的下端與襯底10相接。

在柱狀部CL的上端部配置著漏極側(cè)選擇晶體管STD，在下端部配置著源極側(cè)選擇晶體管STS。

存儲單元MC、漏極側(cè)選擇晶體管STD及源極側(cè)選擇晶體管STS是能夠使電流在積層體15的堆疊方向(Z方向)上流動的縱型晶體管。

各選擇柵極SGD、SGS是作為各選擇晶體管STD、STS的柵極電極(控制柵極)發(fā)揮功能。在各選擇柵極SGD、SGS各自與溝道體20之間配置著作為各選擇晶體管STD、STS的柵極絕緣膜發(fā)揮功能的絕緣膜(存儲器膜30)。

在漏極側(cè)選擇晶體管STD與源極側(cè)選擇晶體管STS之間配置著將各層電極層WL設(shè)為控制柵極的多個存儲單元MC。

這些多個存儲單元MC、漏極側(cè)選擇晶體管STD及源極側(cè)選擇晶體管STS通過溝道體20而串聯(lián)連接，構(gòu)成1個存儲器串。該存儲器串在相對于X-Y面平行的面方向上配置成例如鋸齒格子狀，由此，將多個存儲單元MC沿X方向、Y方向及Z方向三維地配置。

本實施方式的半導體存儲裝置能夠電性且自由地進行數(shù)據(jù)的擦除、寫入，且即便切斷電源，也可以保持存儲內(nèi)容。

參照圖3A對本實施方式的存儲單元MC的例子進行說明。

圖3A是本實施方式的柱狀部CL的一部分的放大示意剖視圖。

存儲單元MC例如為電荷捕獲(charge trap)型，且具有電極層WL、存儲器膜30、覆蓋膜21、溝道體20、及芯絕緣膜50。

存儲器膜30具有電荷存儲膜32、隧道絕緣膜31、及塊絕緣膜35。隧道絕緣膜31是與覆蓋膜21相接地配置。電荷存儲膜32是配置在塊絕緣膜35與隧道絕緣膜31之間。

溝道體20是作為存儲單元MC中的溝道發(fā)揮功能，電極層WL是作為存儲單元MC的控制柵極發(fā)揮功能。電荷存儲膜32是作為數(shù)據(jù)存儲層發(fā)揮功能，且存儲從溝道體20注入的電荷。塊絕緣膜35是防止存儲在電荷存儲膜32中的電荷向電極層WL擴散。即，在溝道體20與各電極層WL的交叉部分，形成有控制柵極將溝道的周圍包圍的結(jié)構(gòu)的存儲單元MC。

塊絕緣膜35具有例如頂蓋膜34及塊膜33。塊膜33配置在頂蓋膜34與電荷存儲膜32之間。塊膜33為例如氧化硅膜。

頂蓋膜34是與電極層WL相接地配置。頂蓋膜34包含介電常數(shù)高于塊膜33的膜。

通過將頂蓋膜34與電極層WL相接地配置，能夠抑制擦除時從電極層WL注入的反向隧道電子，從而能夠提高電荷阻擋性。

電荷存儲膜32具有多個捕獲電荷的捕獲點。電荷存儲膜32例如包含氮化硅膜及氧化鉿中的至少任一個。

隧道絕緣膜31在電荷從溝道體20注入至電荷存儲膜32時，或存儲在電荷存儲膜32的電荷向溝道體20擴散時成為電位障壁。隧道絕緣膜31例如包含氧化硅膜。

或者，作為隧道絕緣膜31，也可以使用由一對氧化硅膜夾住氮化硅膜的結(jié)構(gòu)的堆疊膜(ONO膜)。如果使用ONO膜作為隧道絕緣膜31，那么與氧化硅膜的單層相比，能夠在低電場中進行擦除動作。

參照圖3B對本實施方式的半導體存儲裝置的構(gòu)成例進行說明。

圖3B是圖2所示的虛線部中的示意剖視圖。

如圖3B所示，溝道體20具有分別一體地配置的第1半導體部20a及第2半導體部20b。第1半導體部20a配置在積層體15內(nèi)，且沿Z方向延伸。

第2半導體部20b配置在襯底10內(nèi)，且與襯底10相接。第2半導體部20b具有與襯底10相接的階差部20t、及與存儲器膜30相接的下表面20u。通過將階差部20t配置在襯底10內(nèi)，能夠抑制將下述存儲器膜30的一部分去除時的偏差。而且，能夠增大溝道體20與襯底10相接的面積，從而能夠增加單元電流。

如下述制造方法所示，例如作為溝道體20，可使用對非晶硅進行加熱處理(結(jié)晶退火)而形成的多晶硅。此時，配置在襯底10附近的第2半導體部20b使襯底10的結(jié)晶結(jié)構(gòu)繼續(xù)結(jié)晶。另一方面，與襯底10分離的第1半導體部20a例如使覆蓋膜21的結(jié)晶結(jié)構(gòu)繼續(xù)結(jié)晶。

即，在進行非晶硅的結(jié)晶退火時，因非晶硅所配置的場所不同，所形成的結(jié)晶結(jié)構(gòu)不同。此處，襯底10為單晶，因此靠近襯底10的非晶硅進行單晶化或者幾乎接近單晶的多晶化的可能性較高。另一方面，與襯底10分離的非晶硅進行單晶化的可能性較低，而進行多晶化(多晶硅化)的可能性高。

因此，第2半導體部20b具有與襯底10的結(jié)晶結(jié)構(gòu)(此處為單晶)幾乎相等的結(jié)晶結(jié)構(gòu)(第2結(jié)晶結(jié)構(gòu))。另一方面，第1半導體部20a具有與襯底10的結(jié)晶結(jié)構(gòu)不同的結(jié)晶結(jié)構(gòu)(第1結(jié)晶結(jié)構(gòu))。關(guān)于這些多個結(jié)晶結(jié)構(gòu)，也在下述制造方法的說明中進行詳述。此外，所謂“第2結(jié)晶結(jié)構(gòu)”是表示單晶的結(jié)晶結(jié)構(gòu)及以單晶為主的結(jié)晶結(jié)構(gòu)中的任一個，所謂“第1結(jié)晶結(jié)構(gòu)”是表示多晶的結(jié)晶結(jié)構(gòu)及以多晶為主的結(jié)晶結(jié)構(gòu)中的任一個。

存儲器膜30具有分別相隔地配置的第1絕緣部30a、及第2絕緣部30b。第1絕緣部30a配置在第1半導體部20a與多個電極層WL之間，且沿Z方向延伸。第1絕緣部30a具有與第2半導體部20b相接的下表面30u。下表面30u配置成襯底10的與積層體15相接的面的高度以下的高度。下表面30u、與襯底10和積層體15相接的面的高度之間的距離例如為10nm以下。此處所謂“高度”是表示Z方向的高度，且呈現(xiàn)隨著從襯底10朝向積層體15而位置增高。

第2絕緣部30b配置在襯底10內(nèi)。第2絕緣部30b與襯底10及第2半導體部20b的下表面20u相接。第1絕緣部30a是隔著第2半導體部20b而與第2絕緣部30b相隔。

第2半導體部20b的階差部20t配置成第1絕緣部30a的下表面30u的高度與第2半導體部20b的下表面20u的高度之間的高度。而且，從Z方向觀察時，階差部20t與第1絕緣部30a的下表面30u重合。

第1絕緣部30a的側(cè)面呈現(xiàn)與例如相較階差部20t更上方的第2半導體部20b的側(cè)面為同一平面。第2絕緣部30b的側(cè)面呈現(xiàn)與例如階差部20t以下的第2半導體部20b的側(cè)面為同一平面。

覆蓋膜21具有分別相隔地配置的第3半導體部21a及第4半導體部21b。第3半導體部21a配置在第1半導體部20a與第1絕緣部30a之間，且沿Z方向延伸。

第3半導體部21a具有與第2半導體部20b相接的下表面21u。第3半導體部21a的下表面21u配置成第1絕緣部30a的下表面30u的高度與階差部20t的高度之間的高度。而且，第1絕緣部30a的下表面30u配置成襯底10的和積層體15相接的面的高度、與第3半導體部21a的下表面21u的高度之間的高度。通過該構(gòu)成，在下述制造步驟中，能夠在與襯底10的與積層體15相接的面接近的位置形成溝道體20，從而能夠?qū)崿F(xiàn)單元電流提升。

第4半導體部21b配置在襯底10內(nèi)，且配置在第2半導體部20b與第2絕緣部30b之間。第4半導體部21b是隔著第2半導體部20b而與第3半導體部21a及襯底10相隔。第4半導體部21b的側(cè)面被第2絕緣部30b及第2半導體部20b包圍。

芯絕緣膜50是一體地配置在溝道體20的內(nèi)側(cè)。芯絕緣膜50是隔著溝道體20而與覆蓋膜21相隔。

參照圖4A～圖8B對本實施方式的半導體存儲裝置的制造方法的例子進行說明。

圖4B、圖5B及圖6B分別是圖4A、圖5A及圖6A的一部分的放大示意剖視圖。

首先，在襯底10上形成元件分離區(qū)域后，形成周邊晶體管(未圖示)。

接著，如圖4A所示，在襯底10上形成絕緣層40。在絕緣層40上隔著多個絕緣層40堆疊多個犧牲層61(多個第1層)。由此，形成積層體15。在積層體15上形成絕緣層42。

犧牲層61包含例如氮化硅膜。絕緣層40包含例如氧化硅膜。

其后，形成將絕緣層42及積層體15貫通而到達至襯底10內(nèi)的孔MH。作為形成孔MH的方法，例如使用利用未圖示的掩模RIE(Reactive Ion Etching，反應(yīng)性離子刻蝕)法。在孔MH的側(cè)面，露出有積層體15的側(cè)面(多個犧牲層61的側(cè)面及多個絕緣層40的側(cè)面)及襯底10。在孔MH的底面露出襯底10。

例如，在形成孔MH時的RIE法中使用碳氟系的氣體。此時，如圖4B所示，于在孔MH露出的襯底10的表面附近形成損傷部10d。損傷部10d表示因氟化碳的影響而劣化的部分，例如表示襯底10內(nèi)包含雜質(zhì)的狀態(tài)。

接著，如圖5A所示，使在孔MH的側(cè)面露出的積層體15的側(cè)面后退(post clean，后清洗)。由此，在襯底10的與積層體15相接的面形成階差部MHs。

在從Z方向觀察時，相較階差部MHs更上方的孔MH的最大直徑大于相較階差部MHs更下方的孔MH的最大直徑。此時，如圖5B所示，階差部MHs形成在襯底10的側(cè)面上所形成的損傷部10d上。

其后，如圖6A所示，使階差部MHs及孔MH底面后退。由此，在比襯底10的與積層體15相接的面的高度低的高度形成階差部MHt。

此時，將襯底10去除的量少于形成上述孔MH時將積層體15及襯底10去除的量。因此，使階差部MHt后退的深度方向的偏差小于最初形成孔MH底部的深度方向的偏差。由此，于在孔MH內(nèi)形成下述溝道體20時，能夠抑制與襯底10的側(cè)面相接的部分的偏差，從而能夠供給穩(wěn)定的單元電流。

而且，作為使階差部MHt及孔MH底面后退的方法，例如使用利用Cl₂氣體的RIE法。在使用Cl₂氣體的情況下，與上述使用碳氟系的氣體的情況相比，能夠抑制襯底10的表面的劣化。因此，在使階差MHt及孔MH底面后退時，不會在襯底10的表面附近重新形成損傷部10d。

進而，如圖6B所示，利用上述使用Cl₂氣體的RIE法使階差部MHt及孔MH底面后退，由此能夠?qū)⑿纬煽譓H時所形成的損傷部10d的一部分去除。

尤其是能夠?qū)⑴c襯底10的和積層體15相接的面接近的損傷部10d去除。由此，能夠抑制由損傷部10d產(chǎn)生電子捕獲。因此，能夠抑制襯底10表面上的電阻，從而提高單元電流。

此外，損傷部10d殘留在階差部MHt的下方，但因為是遠離襯底10上表面的區(qū)域，所以殘留的損傷部10d對單元電流的影響小。

如圖7A所示，在孔MH的側(cè)壁(側(cè)面、底面)形成圖3A所示的具有電荷存儲膜32的存儲器膜30。存儲器膜30共形地形成在孔MH內(nèi)。

相較階差部MHt更上方的存儲器膜30的最大直徑大于階差部MHt以下的存儲器膜30的最大直徑。在階差部MHt的高度與襯底10的和積層體15相接的面的高度之間形成存儲器膜30的階差部30t。在階差部30t的高度為襯底10的與積層體15相接的面的高度以上的情況下，在下述將存儲器膜30去除的步驟中，甚至將積層體15內(nèi)的存儲器膜30都去除的可能性增高，從而裝置特性變差。因此，理想的是階差部30t的高度為相較積層體15更下方的高度。

接著，在存儲器膜30的內(nèi)側(cè)形成覆蓋膜21s。覆蓋膜21s例如為非晶硅等硅系的非晶質(zhì)膜。

在從Z方向觀察時，形成在相較階差部30t更上方的覆蓋膜21s的最大直徑C1大于形成在階差部30t以下的覆蓋膜21s的最大直徑C2。而且，形成在積層體15內(nèi)的覆蓋膜21s的在Y方向(第1方向)上的厚度D1為最大直徑C2除以2所得的值以上。由此，將覆蓋膜21s填充至階差部30t以下的存儲器膜30的內(nèi)側(cè)。此時，并未填充覆蓋膜21s的孔MH內(nèi)空間的底面高度高于階差部30t的高度。

其后，如圖7B所示，使形成在孔MH內(nèi)的空間底面的覆蓋膜21s后退。此時，存儲器膜30的側(cè)面在孔MH內(nèi)的空間露出。作為使覆蓋膜21s后退的方法，例如使用利用未圖示的掩模的RIE法。

由此，覆蓋膜21s上下分離而形成第3半導體部21sa及第4半導體部21sb。在與存儲器膜30的階差部30t相接的部分形成第3半導體部21sa的下表面21u。

從Z方向觀察時，第3半導體部21sa的最大內(nèi)徑C3為第4半導體部21sb的最大直徑C2以上。而且，Y方向上的階差部MHt的寬度D2為第3半導體部21sa的厚度D1以上。此時，如果使覆蓋膜21s沿Z方向后退，則可使存儲器膜30的側(cè)面在孔MH內(nèi)的空間的側(cè)面露出。存儲器膜30的側(cè)面在第3半導體部21sa與第4半導體部21sb之間的孔MH內(nèi)的空間露出。

其后，如圖8A所示，通過孔MH內(nèi)的空間將存儲器膜30去除。在包含階差部MHt的襯底10的側(cè)面在孔MH內(nèi)的空間露出之前去除存儲器膜30。此時，存儲器膜30上下分離，形成第1絕緣部30a及第2絕緣部30b。

第1絕緣部30a的下表面30u形成為襯底10的和積層體15相接的面的高度與第3半導體部21sa的下表面21u的高度之間的高度。第3半導體部21sa的下表面21u形成為第1絕緣部30a的下表面30u的高度與階差部MHt的高度之間的高度。由此，在形成下述溝道體20時，能夠供給穩(wěn)定的單元電流。

例如，在使上述覆蓋膜21s后退時，存在在孔MH內(nèi)的空間中，并未露出存儲器膜30的側(cè)面而僅露出存儲器膜30的下端部的情況。在此情況下，為了使襯底10側(cè)面在孔MH內(nèi)的空間露出，而從存儲器膜30的下端部至積層體15的下表面附近為止去除存儲器膜30。此時，因從存儲器膜30的下端部朝向較高的位置進行去除，所以與從存儲器膜30的側(cè)面去除時相比，存儲器膜30的去除量增多。隨著存儲器膜30的去除量增多，形成存儲器膜30的下表面30u的Z方向的位置的偏差增大。

如果形成存儲器膜30的下表面30u的位置的偏差增大，那么例如下表面30u形成在相較襯底10的與積層體15相接的面過低的位置的可能性增高。此時，此后形成的溝道體20與襯底10的上表面之間的距離變長，從而容易在此距離間的襯底10內(nèi)產(chǎn)生寄生電阻。由此，存在使單元電流降低的可能性。即，隨著下表面30u的位置的偏差增大，襯底10的上表面至與溝道體20相接的面的距離的偏差增大的可能性增高，因此單元電流的偏差增大。

此外，如果形成存儲器膜30的下表面30u的位置的偏差增大，那么例如下表面30u形成在積層體15內(nèi)的可能性增高。此時，存在此后形成的溝道體20與電極層WL或源極側(cè)選擇柵極SGS短路的可能性。即，隨著存儲器膜30的下表面30u的位置的偏差增大，溝道體20在積層體15內(nèi)短路的可能性增高，從而存在使裝置的特性降低的可能性。

另一方面，根據(jù)本實施方式，而從存儲器膜30的側(cè)面主要沿厚度方向(XY方向)進行去除。此時，與從下端部將存儲器膜30去除的情況相比，可減少存儲器膜30的去除量。因此，能夠抑制形成存儲器膜30的下表面30u的位置的偏差。由此，在將存儲器膜30去除后的部分形成溝道體20時，能夠抑制溝道體20的與襯底10相接的面的面積、溝道體20至襯底10的與積層體15相接的面的距離等的偏差。即，能夠抑制單元電流的偏差，從而能夠供給穩(wěn)定的單元電流。

在通過上述步驟將存儲器膜30的側(cè)面去除時，在孔MH內(nèi)的空間露出第2絕緣部30b及第4半導體部21sb。第4半導體部21sb是與第2絕緣部30b相接而被包圍。此時，第4半導體部21sb被第2絕緣部30b固定，從而能夠抑制第4半導體部21sb的廢品化。

例如，在第2絕緣部30b并未形成在第4半導體部21sb的周圍的情況下，第4半導體部21sb在孔MH內(nèi)未被固定而成為廢品，從而存在招致裝置不良的可能性。

相對于此，根據(jù)本實施方式，第4半導體部21sb被固定在孔MH內(nèi)。由此，能夠抑制第4半導體部21sb廢品化，從而能夠提高裝置的良品率。

作為去除圖8A所示的存儲器膜30的方法，例如使用選擇比高于硅的條件的各向同性刻蝕。作為各向同性刻蝕，例如也可以使用實施多次將刻蝕劑反應(yīng)及低溫的加熱處理(例如200℃左右)設(shè)為1次循環(huán)的刻蝕的方法(例如Siconi Process^TM等)。該刻蝕中使用例如氨(NH₃)及三氟化氮(NF₃)的氣種。除此以外，也可以使用例如使用熱磷酸等的濕式刻蝕法。

接著，如圖8B所示，在孔MH內(nèi)一體地形成溝道體20s。溝道體20s是與襯底10相接，且具有階差部20st。溝道體20s例如為非晶硅等硅系的非晶質(zhì)膜。

在高于階差部20st的位置，溝道體20s與第1絕緣部30a的下表面30u以及第3半導體部21sa的側(cè)面及下表面20u相接。在低于階差部20st的位置，溝道體20s與第2絕緣部30a的上表面以及第4半導體部21sb的側(cè)面及上表面相接。

其后，如圖3B所示，將溝道體20s及覆蓋膜21s進行加熱處理(結(jié)晶退火)。由此，形成結(jié)晶所得的溝道體20及覆蓋膜21。此時，在溝道體20形成積層體15內(nèi)所形成的第1半導體部20a及襯底10內(nèi)所形成的第2半導體部20b。第1半導體部20a及第2半導體部20b是一體地形成。第1半導體部20a例如具有與第2半導體部20b所具有的結(jié)晶結(jié)構(gòu)(第2結(jié)晶結(jié)構(gòu))不同的結(jié)晶結(jié)構(gòu)(第1結(jié)晶結(jié)構(gòu))。

溝道體20所具有的第2半導體部20b的一部分是與襯底10相接地形成。至少第2半導體部20b的與襯底10相接的部分能夠通過固相外延生長等使基底襯底10的結(jié)晶結(jié)構(gòu)繼續(xù)結(jié)晶。即，如果襯底10為單晶，那么第2半導體部20b的與襯底10相接的部分也能夠被單晶化。

理想的是形成在襯底10內(nèi)的第2半導體部20b具有一體地單晶化所得或者單晶成為主導的第2半導體部20b。在此情況下，例如第2半導體部20b整體的結(jié)晶結(jié)構(gòu)為單晶的結(jié)晶結(jié)構(gòu)。

然而，實際上并不限定于如上所述的單晶化。即，第2半導體部20b也可以混合存在單晶化的部分與接近單晶的多晶的部分。但是，在此情況下，第2半導體部20b整體的結(jié)晶結(jié)構(gòu)成為以單晶為主的結(jié)晶結(jié)構(gòu)。此處，所謂“以單晶為主的結(jié)晶結(jié)構(gòu)”是表示例如第2半導體部20b的特定的膜厚(例如15nm左右)的70％以上為單晶的區(qū)域。

另一方面，在與襯底10相隔的溝道體20及覆蓋膜21，襯底10的未到達來自硅的固相生長的部分不進行單晶化，但通過所述加熱處理(結(jié)晶退火)而成為包含數(shù)10nm～200nm左右的微晶的結(jié)構(gòu)的多晶硅。將與該襯底10相隔且多晶硅化所得的溝道體20的部分表示為第1半導體部20a。在此情況下，第1半導體部20a整體的結(jié)晶結(jié)構(gòu)為多晶的結(jié)晶結(jié)構(gòu)。

然而，實際上并不限定于第1半導體部20a全部被多晶化。即，第1半導體部20a也可以混合存在多晶化所得的部分及單晶化所得的部分。在此情況下，第1半導體部20a整體的結(jié)晶結(jié)構(gòu)是以多晶為主的結(jié)晶結(jié)構(gòu)。此處，所謂“以多晶為主的結(jié)晶結(jié)構(gòu)”是表示例如第1半導體部20a的特定的膜厚(例如15nm左右)的70％以上為多晶的區(qū)域。

另外，第1半導體部20a的微晶并不僅是從襯底10側(cè)形成，也從例如與氧化膜(存儲器膜30)相接的覆蓋膜21的側(cè)面形成，且使覆蓋膜21的結(jié)晶結(jié)構(gòu)繼續(xù)進行結(jié)晶。

此外，微晶的尺寸例如可以通過使用X射線衍射法、EBSD(Electron Back Scatter Diffraction Patterns，電子背散射衍射圖)、TEM(Transmission Electron Microscope，透射式電子顯微鏡)等進行測定。

接著，如圖3B所示，在溝道體20的內(nèi)側(cè)形成芯絕緣膜50。由此，形成柱狀部CL。

其后，在積層體15內(nèi)形成狹縫，且經(jīng)由狹縫將多個犧牲層61去除。在多個犧牲層61被去除的部分形成圖1及圖2所示的多個電極層WL、源極側(cè)選擇柵極SGS及漏極側(cè)選擇柵極SGD。

接著，在狹縫內(nèi)形成絕緣膜72及導電膜71，從而形成布線層LI。在布線層LI及柱狀部CL上形成接觸部CI、Cc。其后，形成上層布線等，從而形成本實施方式的半導體存儲裝置。

此外，也可以使用首先形成電極層WL、源極側(cè)選擇柵極SGS及漏極側(cè)選擇柵極SGD而代替形成犧牲層61的方法。

另外，上述各最大直徑C1、C2、最大內(nèi)徑C3、厚度D1及寬度D2分別相當于圖3B中的第3半導體部21a的最大直徑、第4半導體部21b的最大直徑、第3半導體部21a的最大內(nèi)徑、第3半導體部21a的厚度及階差部20t的寬度。

即，在從Z方向觀察時，第3半導體部21a的最大直徑C1及最大內(nèi)徑C3大于第4半導體部21b的最大直徑C2。Y方向上的第3半導體部21a的厚度D1為第4半導體部21b的最大直徑C2除以2所得的值以上。在Y方向上，階差部MHt的寬度D2為第3半導體部21a的厚度D1以上。

以上，根據(jù)本實施方式，能夠抑制溝道體20的與襯底10相接的部分的偏差，從而能夠供給穩(wěn)定的單元電流。

(第2實施方式)

參照圖9A，對本實施方式中的半導體存儲裝置的構(gòu)成例進行說明。

在本實施方式中，與上述實施方式的主要差異為溝道體及覆蓋膜的形狀。因此，關(guān)于與上述實施方式相同的部分，省略一部分的說明。

如圖9A所示，第2絕緣部30b及第4半導體部21b具有以Z方向為中心軸的中空圓柱狀。第4半導體部21b是配置在第2絕緣部30b的內(nèi)側(cè)。

第2半導體部20b具有配置在相較第2絕緣部30b更下方的下表面20u。第2半導體部20b的下表面20u是與襯底10相接。

第2絕緣部30b及第4半導體部21b配置成第2半導體部20b的階差部20t的高度與下表面20u的高度之間的高度。第2半導體部20b是隔著第4半導體部21b的內(nèi)側(cè)從積層體15下至下表面20u為止一體地配置。

第2半導體部20b是與第4半導體部21b的上表面、下表面及側(cè)面相接，且與第2絕緣部30b的上表面及下表面相接。

第2絕緣部30b的側(cè)面與例如階差部20t以下的第2半導體部20b的側(cè)面形成同一平面。

此外，如圖9B所示，例如在第2半導體部20b的內(nèi)側(cè)，除芯絕緣膜50以外，也可以配置氣隙50a。氣隙50a例如配置在相較第4半導體部21b配置在更下方的第2半導體部20b的內(nèi)側(cè)。

參照圖10A～圖11B，對本實施方式的半導體存儲裝置的制造方法的例子進行說明。

在本實施方式的半導體存儲裝置的制造方法中，形成階差部MHt之前的步驟與圖4A～圖6B所示的步驟相同，因此省略說明。

如圖10A所示，在孔MH的側(cè)壁形成存儲器膜30。存儲器膜30共形地形成在孔MH內(nèi)。

相較階差部MHt更上方的存儲器膜30的最大直徑大于階差部MHt以下的存儲器膜30的最大直徑。在階差部MHt的高度與襯底10的和積層體15相接的面的高度之間形成存儲器膜30的階差部30t。

接著，在存儲器膜30的內(nèi)側(cè)形成覆蓋膜21s。覆蓋膜21s例如為非晶硅等硅系的非晶質(zhì)膜。

在從Z方向觀察時，形成在相較階差部30t更上方的覆蓋膜21s的最大直徑C4大于形成在階差部30t以下的覆蓋膜21s的最大直徑C5。另外，形成在積層體15內(nèi)的覆蓋膜21s在Y方向上的厚度D3小于最大直徑C5除以2所得的值。

由此，在階差部30t以下的存儲器膜30的內(nèi)側(cè)，未被填充覆蓋膜21s而殘留著孔MH內(nèi)的空間。在孔MH內(nèi)的空間的最大直徑出現(xiàn)變化的高度形成覆蓋膜21s的階差部21t。孔MH內(nèi)的空間的底面高度低于階差部30t的高度。

如圖10B所示，使形成在階差部21t及孔MH的底面的覆蓋膜21s后退，使存儲器膜30的側(cè)面及下端部在孔MH內(nèi)的空間露出。作為使覆蓋膜21s后退的方法，使用例如使用未圖示的掩模的RIE法。

由此，覆蓋膜21s上下地分離，形成第3半導體部21sa及第4半導體部21sb。第3半導體部21sa及第4半導體部21sb例如具有以Z方向為中心軸的中空圓柱狀。在與存儲器膜30的階差部30t相接的部分形成第3半導體部21sa的下表面21u。

在從Z方向觀察時，第3半導體部21sa的最大內(nèi)徑C6為第4半導體部21sb的最大直徑C5以上。另外，Y方向上的階差部MHt的寬度D4為第3半導體部21sa的厚度D3以上。此時，如果使覆蓋膜21s沿Z方向后退，則在孔MH內(nèi)的空間的側(cè)面露出存儲器膜30的側(cè)面，且在孔MH內(nèi)的空間的底面露出存儲器膜30的下端部。

即，在滿足上述最大直徑C5與最大內(nèi)徑C6的關(guān)系、及厚度D3與寬度D4的關(guān)系時，即便在并未將覆蓋膜21s填充在階差部30t以下的存儲器膜30的內(nèi)側(cè)的情況下，也可以使存儲器膜30的側(cè)面在孔MH內(nèi)的空間露出。因此，能夠極薄地形成覆蓋膜21s的厚度D3，從而能夠?qū)崿F(xiàn)裝置微細化。并且，隨著裝置微細化，能夠減少存儲器膜30的去除量。因此，能夠抑制存儲器膜30的去除量的偏差，從而能夠供給穩(wěn)定的單元電流。

存儲器膜30的側(cè)面是在第3半導體部21sa與第4半導體部21sb之間的孔MH內(nèi)的空間露出。

其后，如圖11A所示，將在孔MH內(nèi)的空間露出的存儲器膜30的側(cè)面及下端部側(cè)去除。由此，在孔MH內(nèi)的空間的底面及側(cè)面露出包含階差部MHt的襯底10。此時，存儲器膜30上下地分離，形成第1絕緣部30a及第2絕緣部30b。

第1絕緣部30a的下表面30u形成為襯底10的與積層體15相接的面的高度與第3半導體部21sa的下表面21u的高度之間的高度。第3半導體部21sa的下表面21u形成為第1絕緣部30a的下表面30u的高度與階差部MHt的高度之間的高度。由此，與上述實施方式同樣地，能夠供給穩(wěn)定的單元電流。

在孔MH內(nèi)的空間露出第2絕緣部30b及第4半導體部21sb。第2絕緣部30b及第4半導體部21sb是與孔MH的底面相隔。

第2絕緣部30b是與孔MH的側(cè)壁(襯底10)相接地被包圍。而且，第4半導體部21sb是與第2絕緣部30b相接地被包圍。此時，第4半導體部21sb由第2絕緣部30b固定，第2絕緣部30b由襯底10固定，從而能夠抑制第4半導體部21sb及第2絕緣部30b廢品化。因此，能夠提高裝置的良品率。

作為將存儲器膜30去除的方法，與上述實施方式同樣地，例如使用各向同性刻蝕。除此以外，例如也可以使用濕式刻蝕法。

如圖11B所示，在孔MH內(nèi)一體地形成溝道體20s。溝道體20s是與在孔MH側(cè)壁露出的襯底10的側(cè)面及底面相接，且具有階差部20st。

在高于階差部20st的位置，溝道體20s與第1絕緣部30a的下表面30u以及第3半導體部21sa的側(cè)面及下表面20u相接。

在低于階差部20st的位置，溝道體20s與第4半導體部21sb的上表面、下表面及側(cè)面相接。溝道體20s是與第2絕緣部30a的上表面及下表面相接。溝道體20s具有形成在相較第2絕緣部30及第4半導體部21sb更下方的下表面20u。溝道體20a的下表面是與襯底10相接。

其后，與上述實施方式同樣地將溝道體20s及覆蓋膜21s進行加熱處理。由此，形成結(jié)晶所得的溝道體20及覆蓋膜21。

接著，如圖9A所示，在溝道體20的內(nèi)側(cè)形成芯絕緣膜50。由此，形成柱狀部CL。此時，如圖9B所示，例如也可以在第4半導體部21b的內(nèi)側(cè)將溝道體20封閉，形成氣隙50a。

其后，在積層體15內(nèi)形成狹縫，且經(jīng)由狹縫將多個犧牲層61去除。在多個犧牲層61去除所得的部分形成圖1及圖2所示的多個電極層WL、源極側(cè)選擇柵極SGS及漏極側(cè)選擇柵極SGD。

接著，在狹縫內(nèi)形成絕緣膜72及導電膜71，從而形成布線層LI。在布線層LI及柱狀部CL上形成接觸部CI、Cc。其后，形成上層布線等，從而形成本實施方式的半導體存儲裝置。

此外，也可以使用首先形成電極層WL、源極側(cè)選擇柵極SGS及漏極側(cè)選擇柵極SGD而代替形成犧牲層61的方法。

而且，上述各最大直徑C4、C5、最大內(nèi)徑C6、厚度D3及寬度D4分別相當于圖9A中的第3半導體部21a的最大直徑、第4半導體部21b的最大直徑、第3半導體部21a的最大內(nèi)徑、第3半導體部21a的厚度及階差部20t的厚度。

即，在從Z方向觀察時，第3半導體部21a的最大直徑C4及最大內(nèi)徑C6大于第4半導體部21b的最大直徑C5。Y方向上的第3半導體部21a的厚度D3小于第4半導體部21b的最大直徑C5除以2所得的值。在Y方向上，階差部MHt的寬度D4為第3半導體部21a的厚度D3以上。

以上，根據(jù)本實施方式，可與上述實施方式同樣地抑制溝道體20的與襯底10相接的部分的偏差，從而能夠供給穩(wěn)定的單元電流。

而且，與上述實施方式同樣地形成階差部MHt。由此，能夠容易地實施將存儲器膜30從側(cè)面去除的步驟。

并且，形成階差部MHt時的Z方向的精度高于形成將積層體15貫通而到達至襯底10的孔MH時的Z方向的精度。由此，能夠高精度地抑制在孔MH露出的存儲器膜30的側(cè)面的位置，從而能夠供給穩(wěn)定的單元電流。

進而，通過形成階差部MHt，能夠在形成孔MH時將形成在襯底10表面的損傷部10d的一部分去除。由此，能夠供給穩(wěn)定的單元電流。

已對本發(fā)明的若干實施方式進行了說明，但所述多個實施方式是作為例子而提出，并非意圖限定發(fā)明的范圍。所述多個新穎的實施方式能夠以其它各種方式加以實施，且能夠在不脫離發(fā)明主旨的范圍內(nèi)進行各種省略、替換、變更。所述多個實施方式或其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明與其均等的范圍內(nèi)。