本發(fā)明涉及一種半導(dǎo)體裝置，例如涉及一種包括具有阻止部的配線基板的半導(dǎo)體裝置。

背景技術(shù)：

在日本特開第2003-92374號公報(專利文獻1)以及美國專利第6853089號的說明書(專利文獻2)中記載有如下內(nèi)容：在搭載于配線基板上的半導(dǎo)體芯片和形成于配線基板的主面的電極之間形成槽，從而抑制粘接劑流出。

專利文獻1：日本特開第2003-92374號公報

專利文獻2：美國專利第6853089號說明書

配線基板是，與包括半導(dǎo)體設(shè)備在內(nèi)的多個電子元件電連接以使這些電子元件彼此電連接從而使電路工作的配線材料。因此，在配線基板上搭載有半導(dǎo)體設(shè)備的情況下，半導(dǎo)體設(shè)備所具備的電極和配線基板所具備的端子彼此電連接。而且，為了保護將半導(dǎo)體設(shè)備的電極和配線基板的端子電連接的連接部分，優(yōu)選用例如樹脂等密封該連接部分。

然而，基于半導(dǎo)體裝置的各種規(guī)格，在配線基板的設(shè)備搭載面上，半導(dǎo)體設(shè)備搭載于各種位置。因此，根據(jù)半導(dǎo)體裝置的規(guī)格，有時會出現(xiàn)在配線基板的設(shè)備搭載面的周邊端部附近搭載有半導(dǎo)體設(shè)備的情況。

然而，若半導(dǎo)體設(shè)備搭載于設(shè)備搭載面的周邊端部附近，則用于密封連接部分的上述樹脂有時會擴展至設(shè)備搭載面的周邊端部，或者超過設(shè)備搭載面的周邊端部而擴展。

技術(shù)實現(xiàn)要素：

因此，優(yōu)選在配線基板的設(shè)備搭載區(qū)域附近設(shè)置用于阻擋樹脂流出的阻止部(例如，壁或槽)。由此，即使配置在該設(shè)備搭載區(qū)域(或者樹脂配置區(qū)域)的樹脂的一部分向設(shè)備搭載區(qū)域的外側(cè)溢出，也能夠阻擋該溢出的樹脂流出至設(shè)備搭載面的周邊端部。

然而，如上所述，半導(dǎo)體設(shè)備的布局或半導(dǎo)體裝置的規(guī)格多種多樣。因此，在將上述阻止部設(shè)置在配線基板上時，優(yōu)選還要考慮這些點。

其他技術(shù)問題和新的特征明確記載于本說明書中以及附圖中。

一種實施方式的半導(dǎo)體裝置包括搭載于配線基板的第1面上的半導(dǎo)體設(shè)備。在上述第1面，上述半導(dǎo)體設(shè)備和上述第1面所具有的第1邊之間的間隔小于上述半導(dǎo)體設(shè)備和上述第1面所具有的第2邊之間的間隔。并且，在上述第1面，上述半導(dǎo)體設(shè)備和上述第1邊之間形成有阻止部。

根據(jù)上述一種實施方式，能夠提高半導(dǎo)體設(shè)備的可靠性。

附圖說明

圖1是表示一種實施方式的半導(dǎo)體裝置所具有的電路的結(jié)構(gòu)例的說明圖。

圖2是圖1所示的半導(dǎo)體裝置的設(shè)備搭載面?zhèn)鹊钠矫鎴D。

圖3是圖2所示的半導(dǎo)體裝置的沿A-A線的剖視圖。

圖4是表示圖2所示的半導(dǎo)體裝置的下表面?zhèn)鹊慕Y(jié)構(gòu)的平面圖。

圖5是圖2所示的邏輯設(shè)備的前表面?zhèn)鹊钠矫鎴D。

圖6是圖2所示的存儲設(shè)備的前表面?zhèn)鹊钠矫鎴D。

圖7是圖6的沿A-A線的剖視圖。

圖8是強調(diào)表示圖2所示的配線基板的設(shè)備搭載面中的配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備周邊的平面圖。

圖9是圖8的沿A-A線的剖視圖。

圖10是強調(diào)表示圖2所示的配線基板的設(shè)備搭載面中的配置在配線基板的角部的存儲設(shè)備周邊的平面圖。

圖11是強調(diào)表示配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備以及邏輯設(shè)備周邊的平面圖。

圖12是強調(diào)表示配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備以及配置在該存儲設(shè)備旁的存儲設(shè)備周邊的平面圖。

圖13是表示用圖1至圖12來進行說明的半導(dǎo)體裝置的制造工序的概要的說明圖。

圖14是表示在圖13所示的配線基板準備工序中準備的配線基板的設(shè)備搭載面?zhèn)鹊钠矫鎴D。

圖15是表示在圖13所示的連接部密封工序中將樹脂配置在半導(dǎo)體設(shè)備和配線基板之間以密封半導(dǎo)體設(shè)備的電極和配線基板的端子的連接部分的狀態(tài)的平面圖。

圖16是表示圖13的變形例的半導(dǎo)體裝置的制造工序的概要的說明圖。

圖17是表示在圖16所示的密封材料配置工序中將樹脂材料配置在設(shè)備搭載區(qū)域的狀態(tài)的平面圖。

圖18是表示在圖16的設(shè)備搭載工序中從背面?zhèn)劝磯喊雽?dǎo)體設(shè)備而使其搭載于配線基板上的狀態(tài)的放大剖視圖。

圖19是圖9的變形例的半導(dǎo)體裝置的放大剖視圖。

圖20是圖2的變形例的半導(dǎo)體裝置的平面圖。

圖21是圖2的變形例的半導(dǎo)體裝置的俯視圖。

圖22是圖21的沿A-A線的剖視圖。

圖中：10-配線基板，10b-下表面(面、主面、安裝面)，10s-側(cè)面，10s1、10s2、10s3、10s4-基板邊，10t-上表面(面、主面、設(shè)備搭載面)，12TW-通孔配線，12VW-過孔配線，12WL-配線，13-絕緣層，13c-中心層(中心材料、中心絕緣層)，14-焊盤(焊接引線、半導(dǎo)體設(shè)備連接用端子)，15-端子(凸臺、外部連接端子)，17b、17t、18-絕緣膜(阻焊膜)，21P-電極(芯片端子、焊盤)，21s1、21s2、21s3、21s4、22s1、22s2、22s3、22s4-設(shè)備邊(邊)，22-半導(dǎo)體芯片(存儲芯片)，22DB、33-粘接材料，22P-電極(芯片端子、焊盤)，22WL-配線，22WS-配線基板(封裝基板)，30-按壓夾具，31-部件(散熱部件)，31SU-支承部，32-粘接層，BW-電線(導(dǎo)電性部件)，BR1-區(qū)域，CAC-輸入輸出電路，CG1、CG2-間隙，CTL-控制電路，DBR-設(shè)備搭載區(qū)域，DM、DM1、DM11、DM12、DM2、DM3、DMT-阻止部，DMs-側(cè)面，LC-邏輯設(shè)備(半導(dǎo)體設(shè)備)，LCb-背面(主面、下表面)，LCt-前表面(主面、上表面)，M1、M2、M3、M4、MC-存儲設(shè)備(半導(dǎo)體設(shè)備)，MCb-背面(主面、下表面)，MCt-前表面(主面、上表面)，MR-密封體(樹脂、密封材料)，NCL-密封材料，PD-電極(焊盤)，PKG1、PKG2、PKG3、PKG4-半導(dǎo)體裝置，PR1、PR3、PR4-周邊區(qū)域，PRC-運算處理電路，PWR1、PWR2-電力供給路徑，RAM-存儲電路，SB1-焊球(焊料材料、外部端子、電極、外部電極)，SB2-突起電極(凸點電極、導(dǎo)電性部件)，SGP1、SGP2-信號傳輸路徑，SP1、SP2、SP3、SP4、SP5、SP6、SP7、SPL1、SPL3、SPLs1、SPLs2、SPLs3、SPLs4、SPMM1-間隔(間距)，UF-樹脂(底部填充樹脂、絕緣性樹脂)，WL1、WL2、WL3、WL4、WL5、WL6-配線層。

具體實施方式

(對本申請說明書的記載形式、基本術(shù)語、用法的說明)

在本說明書中，根據(jù)需要并且為了便于理解，將實施方式分為多個部分進行記載，但是，除非有明確的說明，這些多個部分并非是彼此獨立的，無論記載于前還是后，其表示單一例子的各個部分、一者為另一者的部分詳細說明或者部分或全部的變形例。另外，原則上省略對相同部分的重復(fù)說明。而且，除非有明確的說明、除非理論上被限定為該數(shù)量以及除非從文字記載明確可知并非如此，實施方式中的各個構(gòu)成要件并不一定是必需的。

同樣，在實施方式等的記載中，針對材料、組成等而言，即使表述為“由A構(gòu)成的X”等，除非有明確記載或者除非從文字記載明確可知并非如此，均不排除包括除了A以外的其他要件。例如，針對成分而言，表示“X包括A作為主要成分”等。例如，針對“硅部件”等而言，不只限于純硅，理應(yīng)包括SiGe(硅鍺)合金或其他以硅為主要成分的多元合金、包含有其他添加物等的部件。并且，針對鍍金、Cu層、鍍鎳等而言，除非有明確記載，不僅包括純元素，也分別包括以金、銅、鎳等為主要成分的部件。

而且，針對特定的數(shù)值、數(shù)量而言，除非有明確記載、除非理論上只限定為該數(shù)以及除非從文字記載明確可知并非如此，可以是超過該特定數(shù)值的數(shù)值，也可以是小于該特定數(shù)值的數(shù)值。

并且，在實施方式的各附圖中，對相同或同等的部分標注相同或類似的符號或參考編號，并原則上省略重復(fù)說明。

并且，在附圖中，在視圖復(fù)雜時或能夠明確區(qū)分與空隙的區(qū)別時，即使是剖視圖有時也省略剖面線等。相關(guān)的，在通過說明能夠明確的情況下，即使在平面上是封閉的孔，有時會省略背景的輪廓線。而且，為了明確表示并非空隙或者為了明確表示區(qū)域的邊界，即使不是剖視圖有時也會使用剖面線或點圖形。

并且，在本申請中，例如將在由硅(Si)等構(gòu)成的半導(dǎo)體基板上形成集成電路之后分割成多個單片而獲得的半導(dǎo)體裝置稱作半導(dǎo)體芯片。并且，將具有上述半導(dǎo)體芯片、搭載有上述半導(dǎo)體芯片的基體材料(例如，配線基板或引線框)以及與上述半導(dǎo)體芯片電連接的多個外部端子的半導(dǎo)體裝置稱作半導(dǎo)體封裝體。并且，有時將半導(dǎo)體芯片以及半導(dǎo)體封裝體稱作半導(dǎo)體設(shè)備或者半導(dǎo)體裝置。半導(dǎo)體設(shè)備或者半導(dǎo)體裝置是半導(dǎo)體芯片以及半導(dǎo)體封裝體的總稱。并且，半導(dǎo)體設(shè)備或者半導(dǎo)體裝置包括多個半導(dǎo)體設(shè)備搭載于配線基板等基體材料上的裝置。例如，在以下的實施方式中，將多個半導(dǎo)體設(shè)備搭載于配線基板上的裝置稱作半導(dǎo)體裝置。因此，在以下的實施方式中，半導(dǎo)體設(shè)備意味著半導(dǎo)體芯片或者半導(dǎo)體封裝體。

<半導(dǎo)體裝置的電路結(jié)構(gòu)例>

首先，對半導(dǎo)體裝置PKG1的電路結(jié)構(gòu)例進行說明，然后對半導(dǎo)體裝置PKG1的結(jié)構(gòu)進行說明。圖1是表示本實施方式的半導(dǎo)體裝置所具有的電路的結(jié)構(gòu)例的說明圖。

另外，在圖1中，在邏輯設(shè)備LC所具有的多個電路中，作為代表圖示了對存儲設(shè)備MC所具備的存儲電路RAM的工作進行控制的控制電路CTL以及進行例如圖像顯示系統(tǒng)等的運算處理的運算處理電路PRC。并且，在圖1中，在存儲設(shè)備MC所具有的多個電路中，作為代表圖示了進行數(shù)據(jù)信號的輸入輸出動作的輸入輸出電路CAC以及用于存儲數(shù)據(jù)信號的存儲電路RAM。并且，在圖1中，為了容易理解，作為代表圖示了多個配線路徑(信號傳輸路徑或電力供給路徑)中的一部分路徑。

如圖1所示，本實施方式的半導(dǎo)體裝置PKG1具有配線基板10、搭載于配線基板10的上表面10t的多個半導(dǎo)體設(shè)備。在圖1所示的例子中，多個半導(dǎo)體設(shè)備包括：由形成有存儲電路的四個存儲設(shè)備MC(存儲設(shè)備M1、M2)以及具備分別控制四個存儲設(shè)備MC的動作的控制電路的邏輯設(shè)備LC。另外，多個半導(dǎo)體設(shè)備的數(shù)量不只限于上述，可以存在各種變形例。尤其，就存儲設(shè)備MC的數(shù)量而言，根據(jù)設(shè)置在半導(dǎo)體裝置PKG1的系統(tǒng)所需的存儲容量而不同。存儲容量的值與存儲設(shè)備MC的數(shù)量成正比，因此，例如存儲設(shè)備MC的數(shù)量可以是一個也可以是多個。并且，在上表面10t上也可以搭載多個邏輯設(shè)備LC。并且，也可以搭載具有除了邏輯設(shè)備LC以及存儲設(shè)備MC以外的功能的半導(dǎo)體設(shè)備。而且，也可以搭載邏輯設(shè)備LC或存儲設(shè)備MC中的任意一個半導(dǎo)體設(shè)備。

圖1所示的多個存儲設(shè)備MC分別具備：被稱作DRAM(Dynamic Random Access Memory，動態(tài)隨機存取存儲器)的存儲電路(以下，稱作存儲電路RAM)、對存儲電路RAM進行數(shù)據(jù)信號的輸入輸出動作的輸入輸出電路CAC。并且，與多個存儲設(shè)備MC電連接的邏輯設(shè)備LC具備：對存儲設(shè)備MC的存儲電路RAM的動作進行控制的控制電路CTL、對數(shù)據(jù)信號進行運算處理的運算處理電路PRC。

并且，在多個存儲設(shè)備MC分別連接有在存儲設(shè)備MC與邏輯設(shè)備LC之間傳輸電信號的多個信號傳輸路徑SGP1。多個信號傳輸路徑SGP1中包括例如傳輸數(shù)據(jù)信號的數(shù)據(jù)信號傳輸路徑、為了使動作時間同步而傳輸時鐘信號的時鐘信號傳輸路徑以及傳輸用于控制輸入輸出動作(包括讀取動作和寫入動作)的控制信號的控制信號傳輸路徑。多個信號傳輸路徑SGP1分別與邏輯設(shè)備LC連接。

并且，在多個存儲設(shè)備MC上分別連接有供給用于驅(qū)動輸入輸出電路CAC或存儲電路RAM的電力的電力供給路徑PWR1。電力供給路徑PWR1包括供給電源電位的路徑以及供給基準電位的路徑。另外，若輸入輸出電路CAC和存儲電路RAM的驅(qū)動電壓不同，則可以在多個存儲設(shè)備MC上分別連接供給不同電源電位的多種電力供給路徑PWR1。

并且，在邏輯設(shè)備LC上連接有分別與多個存儲設(shè)備MC之間傳輸電信號的多個信號傳輸路徑SGP1。多個信號傳輸路徑SGP1包括：在邏輯設(shè)備LC與存儲設(shè)備MC之間傳輸數(shù)據(jù)信號的數(shù)據(jù)信號傳輸路徑、在邏輯設(shè)備LC與存儲設(shè)備MC之間傳輸用于使動作時間同步的時鐘信號的時鐘信號傳輸路徑、在邏輯設(shè)備LC與存儲設(shè)備MC之間傳輸用于控制輸入輸出動作的控制信號的控制信號傳輸路徑。

并且，在邏輯設(shè)備LC上連接有與半導(dǎo)體裝置PKG1的外部設(shè)備之間傳輸電信號的多個信號傳輸路徑SGP2。信號傳輸路徑SGP2包括：例如在邏輯設(shè)備LC與外部設(shè)備之間傳輸數(shù)據(jù)信號的數(shù)據(jù)信號傳輸路徑、在邏輯設(shè)備LC與外部設(shè)備之間傳輸用于使動作時間同步的時鐘信號的時鐘信號傳輸路徑、在邏輯設(shè)備LC與外部設(shè)備之間傳輸用于控制外部設(shè)備或者邏輯設(shè)備LC所具備的電路的動作的控制信號的控制信號傳輸路徑。

并且，在邏輯設(shè)備LC上連接有供給用于驅(qū)動運算處理電路PRC或控制電路CTL的電力的電力供給路徑PWR2。并且，在邏輯設(shè)備LC上連接有電力供給路徑PWR1，該電力供給路徑PWR1供給用于驅(qū)動對存儲設(shè)備MC的輸入輸出動作進行控制的電路的電力。電力供給路徑PWR1以及電力供給路徑PWR2包括供給電源電位的路徑以及供給基準電位的路徑。另外，邏輯設(shè)備LC具備多個電路。若邏輯設(shè)備LC所具備的多個電路所要求的電壓互不相同，則可以在邏輯設(shè)備LC上連接供給不同電源電位的多種電力供給路徑PWR1、PWR2。

如上所述，在邏輯設(shè)備LC上除了連接有與存儲設(shè)備MC連接的信號傳輸路徑SGP1之外，還連接有與外部設(shè)備連接的信號傳輸路徑SGP2。因此，如同后述，與存儲設(shè)備MC的周圍相比，在邏輯設(shè)備LC的周邊密集形成有更多數(shù)量的配線。

<半導(dǎo)體裝置的結(jié)構(gòu)>

接著，對圖1所示的半導(dǎo)體裝置PKG1的結(jié)構(gòu)進行說明。圖2是圖1所示的半導(dǎo)體裝置的設(shè)備搭載面?zhèn)鹊钠矫鎴D。圖3是圖2所示的半導(dǎo)體裝置的沿A-A線的剖視圖。圖4是表示圖2所示的半導(dǎo)體裝置的下表面?zhèn)鹊慕Y(jié)構(gòu)的平面圖。圖5是圖2所示的邏輯設(shè)備的前表面?zhèn)鹊钠矫鎴D。圖6是圖2所示的存儲設(shè)備的前表面?zhèn)鹊钠矫鎴D。圖7是沿圖6的A-A線的剖視圖。

另外，圖2雖然是平面圖，但是為了便于理解設(shè)置在配線基板10的周邊部的阻止部DM的位置，在阻止部DM附加了圖案而進行表示。在之后的平面圖中，在阻止部DM也附加相同的圖案而進行表示。并且，圖3雖然是剖視圖，但是為了便于理解，省略了對絕緣層13、絕緣膜17t、絕緣膜17b以及樹脂UF的剖面線。并且，在圖3以及圖7中，為了便于理解，減少了電極的數(shù)量而進行表示。因此，圖5以及圖6所示的半導(dǎo)體設(shè)備的電極數(shù)量和圖3或圖7所示的半導(dǎo)體設(shè)備的電極數(shù)量不同。但是，半導(dǎo)體設(shè)備不只限于圖3、圖5、圖6或圖7所示的例子，可以存在各種變形例。

如圖3所示，配線基板10具有供邏輯設(shè)備LC以及存儲設(shè)備MC搭載的上表面(面、主面、設(shè)備搭載面)10t、與上表面10t相反的一側(cè)的下表面(面、主面、安裝面)10b以及配置在上表面10t和下表面10b之間的多個側(cè)面10s，并且如圖2所示的俯視時的配線基板10的外形形狀呈四邊形。在圖2所示的例子中，配線基板10的平面尺寸(俯視時的尺寸、上表面10t以及下表面10b的尺寸、外形尺寸)為例如其一邊長度為30mm至100mm左右，并且其平面形狀呈四邊形。

如圖2所示，俯視時，配線基板10的上表面10t(以及圖3所示的下表面10b)具有基板邊10s1以及位于與該基板邊10s1相對的一側(cè)的基板邊10s2。并且，配線基板10的上表面10t(以及圖3所示的下表面10b)還具有與基板邊10s1以及基板邊10s2相交的基板邊10s3以及位于與該基板邊10s3相對的一側(cè)且與基板邊10s1以及基板邊10s2相交的基板邊10s4。

在圖2所示的例子中，基板邊10s1以及基板邊10s2分別沿Y方向延伸。并且，基板邊10s3以及基板邊10s4分別沿與Y方向正交的X方向延伸。

配線基板10為用于使包括搭載于上表面10t側(cè)的邏輯設(shè)備LC在內(nèi)的多個半導(dǎo)體設(shè)備和未圖示的主板(安裝基板)電連接的中介層(中繼基板)。并且，配線基板10構(gòu)成使搭載于上表面10t側(cè)的邏輯設(shè)備LC和多個存儲設(shè)備MC電連接的傳輸路徑的一部分。

并且，如圖3所示，配線基板10具有使設(shè)備搭載面(上表面10t)側(cè)和安裝面(下表面10b)側(cè)電連接的多個配線層。在圖3所示的例子中，具備由配線層WL1、WL2、WL3、WL4、WL5以及WL6構(gòu)成的六層配線層。各個配線層具有配線12WL(即供給電信號或電力的路徑)等導(dǎo)體圖案，并且被絕緣層13覆蓋。

并且，配線基板10如下形成：例如，利用堆積方法(build up)分別在由將樹脂浸漬于玻璃纖維而成的預(yù)成型材料構(gòu)成的中心層(中心材料、中心絕緣層)13c的上表面以及下表面層疊多個配線層而成。并且，中心層13c的最上面?zhèn)鹊呐渚€層WL3和最下面?zhèn)鹊呐渚€層WL4經(jīng)由通孔配線12TW而電連接，其中，通孔配線12TW埋入于多個貫穿孔(通孔)中，而該貫穿孔以從中心層13c的上表面和下表面中的一個表面貫穿到另一個表面的方式設(shè)置。

如圖3所示，在配線基板10的上表面10t形成有與邏輯設(shè)備LC或存儲設(shè)備MC電連接的多個焊盤(焊接引線、半導(dǎo)體設(shè)備連接用端子)14。并且，在配線基板10的下表面10b形成有作為半導(dǎo)體裝置PKG1的外部輸入輸出端子的多個端子(凸臺、外部連接端子)15。多個焊盤14和多個端子15經(jīng)由形成在配線基板10的配線12WL、過孔配線12VW以及通孔配線12TW彼此電連接。

并且，多個配線層中的配置在最靠上表面10t側(cè)的配線層WL1的大部分被絕緣膜17t覆蓋。并且，多個配線層中的配置在最靠下表面10b側(cè)的配線層WL6的大部分被絕緣膜17b覆蓋。

另外，在圖3所示的例子中，作為配線基板10示出了在中心材料(中心層13c)的上表面?zhèn)纫约跋卤砻鎮(zhèn)确謩e層疊多個配線層而成的配線基板。然而，作為圖3的變形例，也可以使用不具有由預(yù)成型材料等硬質(zhì)材料構(gòu)成的中心層13c而是將絕緣層13和配線12WL等導(dǎo)體圖案依次層疊而形成的所謂的無芯基板。當使用無芯基板時，不形成通孔配線12TW，各個配線層經(jīng)由過孔配線12VW彼此電連接。并且，在圖3中，例示了具有六層配線層的配線基板10，但是，作為變形例，也可以使用具有七層以上或者五層以下的配線層的配線基板。

并且，圖3所示的多個端子15為形成在配線基板10所具有的多個配線層中的最下層(在圖3所示的例子中為第六層配線層WL6)的導(dǎo)體圖案。具體而言，形成在最下層的導(dǎo)體圖案被以覆蓋配線基板10的下表面10b的方式形成的絕緣膜17b覆蓋。并且，在絕緣膜17b上形成有多個開口部，并在多個開口部分別露出有形成在最下層的配線層WL6上的導(dǎo)體圖案的一部分。該從絕緣膜17b露出的部分作為半導(dǎo)體裝置PKG1的外部端子而發(fā)揮功能。

并且，在圖3所示的例子中，在多個端子15上分別連接有焊球(焊料材料、外部端子、電極、外部電極)SB1。焊球SB1為在將半導(dǎo)體裝置PKG1安裝于未圖示的安裝基板上時使安裝基板側(cè)的多個端子和多個端子15電連接的導(dǎo)電性部件。焊球SB1例如為含鉛(Pb)的Sn-Pb焊料材料，或者由實質(zhì)上不含Pb的所謂無鉛焊料構(gòu)成的焊料材料。作為無鉛焊料，可例舉出錫(Sn)、錫-鉍(Sn-Bi)、錫-銅-銀(Sn-Cu-Ag)或錫-銅(Sn-Cu)等。在此，無鉛焊料是指鉛(Pb)的含量為0.1wt％以下的焊料，而該含量根據(jù)RoHS指令(Restriction of Hazardous Substances，關(guān)于在電子電器設(shè)備中限制使用某些有害成分的指令)的標準來確定。

并且，如圖4所示，多個端子15沿著配線基板10的下表面10b的外周而(有規(guī)則地)排列成多個列。并且，接合于多個端子15上的多個焊球SB1(參照圖3)也沿著配線基板10的下表面10b的外周而(有規(guī)則地)排列成多個列。換言之，配置在配線基板10的下表面10b側(cè)的多個端子15以及接合于多個端子15上的多個焊球SB1排列成矩陣狀。將這種多個外部端子(焊球SB1、端子15)在配線基板10的安裝面?zhèn)扰帕谐啥鄠€列的半導(dǎo)體裝置被稱作面陣列型半導(dǎo)體裝置。由于能夠?qū)⑴渚€基板10的安裝面(下表面10b)側(cè)有效地用作外部端子的配置空間，因而即使外部端子的數(shù)量增加也能夠抑制半導(dǎo)體裝置的安裝面積的增加，從這一點上，優(yōu)選采用面陣列型半導(dǎo)體裝置。即，能夠安裝隨著高功能化和高集成化而外部端子數(shù)量增加的半導(dǎo)體裝置，并且能夠節(jié)省空間。

并且，如圖2所示，半導(dǎo)體裝置PKG1具備搭載于配線基板10上的邏輯設(shè)備LC以及多個存儲設(shè)備MC。邏輯設(shè)備LC以及多個存儲設(shè)備MC排列并搭載于配線基板10上。換言之，邏輯設(shè)備LC以及多個存儲設(shè)備MC并未層疊，俯視時不存在彼此重疊的部分。

另外，在本實施方式的例子中，邏輯設(shè)備LC為半導(dǎo)體芯片。并且，如圖7所示，存儲設(shè)備MC為具有存儲電路RAM(參照圖1)的半導(dǎo)體芯片(存儲芯片)22搭載于配線基板(封裝基板)22WS上并與設(shè)置在配線基板22WS上的電極22P電連接的半導(dǎo)體封裝體。但是，圖3所示的搭載于配線基板10上的半導(dǎo)體設(shè)備可以是半導(dǎo)體芯片也可以是半導(dǎo)體封裝體。例如，邏輯設(shè)備LC也可以是半導(dǎo)體封裝體。并且，多個存儲設(shè)備MC也可以是半導(dǎo)體芯片。

并且，在以下的說明書中，在對半導(dǎo)體設(shè)備的面(不包括側(cè)面)進行說明時，將各個半導(dǎo)體設(shè)備的配置有多個電極的表面稱作前表面(或者上表面)，將與前表面相反一側(cè)的面稱作背面。例如，在圖5所示的本實施方式的邏輯設(shè)備LC中，半導(dǎo)體芯片(邏輯芯片)的配置有多個電極21P的面就是前表面LCt。并且，例如在圖6所示的存儲設(shè)備MC中，配置有設(shè)置在配線基板22WS上的多個端子(電極22P)的面就是前表面MCt。因此，在存儲設(shè)備MC中，在前表面MCt和背面MCb(參照圖3)之間內(nèi)置有半導(dǎo)體芯片(存儲芯片)。而且，內(nèi)置于存儲設(shè)備MC內(nèi)的半導(dǎo)體芯片的電極與配置在存儲設(shè)備MC的前表面MCt的多個電極22P電連接。

并且，俯視時，邏輯設(shè)備LC具有平面面積比配線基板10的平面面積小的四邊形的平面形狀。具體而言，俯視時，邏輯設(shè)備LC具有：設(shè)備邊21s1、位于與設(shè)備邊21s1相對的一側(cè)的設(shè)備邊21s2、與設(shè)備邊21s1以及設(shè)備邊21s2相交的設(shè)備邊21s3、位于與設(shè)備邊21s3相對的一側(cè)的設(shè)備邊21s4。

在圖2所示的例子中，邏輯設(shè)備LC以設(shè)備邊21s1和基板邊10s1彼此對置的狀態(tài)搭載于配線基板10上。具體而言，邏輯設(shè)備LC以設(shè)備邊21s1和基板邊10s1彼此對置、設(shè)備邊21s2和基板邊10s2彼此對置、設(shè)備邊21s3和基板邊10s3彼此對置、設(shè)備邊21s4和基板邊10s4彼此對置的狀態(tài)搭載于配線基板10上。另外，上述“彼此對置的狀態(tài)”包括在各個邊之間配置有其他半導(dǎo)體設(shè)備的情況。

并且，俯視時，多個存儲設(shè)備MC分別具有平面面積比配線基板10的平面面積小的四邊形的外形形狀。在圖2所示的例子中，多個存儲設(shè)備MC均呈長方形。具體而言，如圖2所示，俯視時，存儲設(shè)備MC具有：設(shè)備邊22s1、位于與設(shè)備邊22s1相對的一側(cè)的設(shè)備邊22s2、與設(shè)備邊22s1以及設(shè)備邊22s2相交的設(shè)備邊22s3、位于與設(shè)備邊22s3相對的一側(cè)的設(shè)備邊22s4。并且，在圖2以及圖6所示的例子中，設(shè)備邊22s1和設(shè)備邊22s2為長邊，設(shè)備邊22s3和設(shè)備邊22s4為短邊。

并且，在圖2所示的例子中，各個存儲設(shè)備MC的面積大于邏輯設(shè)備LC的面積。存儲設(shè)備MC的存儲容量與存儲電路RAM(參照圖1)的形成區(qū)域的面積成正比。因此，通過將各個存儲設(shè)備MC的面積設(shè)為大于邏輯設(shè)備LC的面積，能夠加大存儲設(shè)備MC的存儲容量。

在圖2所示的例子中，各個存儲設(shè)備MC以設(shè)備邊22s1和基板邊10s1彼此對置、設(shè)備邊22s2和基板邊10s2彼此對置、設(shè)備邊22s3和基板邊10s3彼此對置、設(shè)備邊22s4和基板邊10s4彼此對置的狀態(tài)搭載于配線基板10上。另外，上述“彼此對置的狀態(tài)”包括在各個邊之間配置有其他半導(dǎo)體設(shè)備的情況。

并且，多個存儲設(shè)備MC中的存儲設(shè)備M1搭載于邏輯設(shè)備LC的設(shè)備邊21s1和配線基板10的基板邊10s1之間。并且，多個存儲設(shè)備MC中的存儲設(shè)備M2、存儲設(shè)備M3以及存儲設(shè)備M4分別以彼此相鄰的狀態(tài)排列并且配置于將存儲設(shè)備M1的設(shè)備邊22s3延長的假想線與配線基板10的基板邊10s3之間。具體而言，多個存儲設(shè)備MC中的存儲設(shè)備M2搭載于存儲設(shè)備M1的設(shè)備邊22s3與配線基板10的基板邊10s3之間。并且，多個存儲設(shè)備MC中的存儲設(shè)備M3搭載于存儲設(shè)備M2的設(shè)備邊22s2和配線基板10的基板邊10s2之間。并且，多個存儲設(shè)備MC中的存儲設(shè)備M4搭載于存儲設(shè)備M3的設(shè)備邊22s2和配線基板10的基板邊10s2之間。

如圖2所示，通過在與邏輯設(shè)備LC所具有的四個邊中的設(shè)備邊21s1對置的位置以及與設(shè)備邊21s3對置的位置上集中配置多個存儲設(shè)備MC，由此，能夠?qū)⒂糜陔娺B接存儲設(shè)備MC和邏輯設(shè)備LC的配線的配置空間確保為較寬。

另外，在圖2所示的例子中，多個半導(dǎo)體設(shè)備的各個設(shè)備邊配置成分別與配線基板10的各個基板邊大致平行。然而，半導(dǎo)體設(shè)備的布局可以存在各種變形例，例如，半導(dǎo)體設(shè)備的設(shè)備邊的延伸方向可以與配線基板10的基板邊相交。

并且，如圖3所示，邏輯設(shè)備LC具有前表面(主面、上表面)LCt以及與前表面(主面、上表面)LCt相反一側(cè)的背面(主面、下表面)LCb。

在邏輯設(shè)備LC的前表面LCt側(cè)，形成有多個電極(芯片端子、焊盤)21P。多個電極21P在邏輯設(shè)備LC的前表面LCt從形成在邏輯設(shè)備LC的前表面LCt上的絕緣膜露出。如圖5所示，在本實施方式中，多個電極21P在邏輯設(shè)備LC的前表面LCt沿著前表面LCt的外周排列成多個列(矩陣狀)。通過將邏輯設(shè)備LC的電極(即多個電極21P)排列成多個列的矩陣狀，能夠有效地將邏輯設(shè)備LC的前表面LCt用作電極的配置空間，因此，即使邏輯設(shè)備LC的電極數(shù)量增多也能夠抑制其平面面積增大，在這一點上非常可取。然而，雖未圖示，作為本實施方式的變形例，也可以使用多個電極21P形成于前表面LCt的周邊部(靠近周邊端部的區(qū)域)的類型的半導(dǎo)體設(shè)備。

并且，雖未圖示，在邏輯設(shè)備LC的主面(具體而言，設(shè)置在邏輯設(shè)備LC的基體材料(半導(dǎo)體基板)的元件形成面上的半導(dǎo)體元件形成區(qū)域)形成有多個半導(dǎo)體元件(電路元件)。多個電極21P經(jīng)由形成在配線層的配線(省略圖示)而分別與多個半導(dǎo)體元件電連接，其中，配線層配置在邏輯設(shè)備LC的內(nèi)部(具體而言，配置在前表面LCt和未圖示的半導(dǎo)體元件形成區(qū)域之間)。

邏輯設(shè)備LC(具體而言，邏輯設(shè)備LC的基體材料)例如由硅(Si)制成。并且，在前表面LCt形成有覆蓋邏輯設(shè)備LC的基體材料以及配線的絕緣膜，各個電極21P的一部分在形成于該絕緣膜上的開口部從絕緣膜露出。并且，多個電極21P均由金屬制成，在本實施方式中例如由鋁(Al)制成。另外，構(gòu)成電極21P的材料不只限于鋁(Al)，也可以是銅(Cu)。

并且，在圖3所示的例子中，邏輯設(shè)備LC以其電極配置面(即前表面LCt)和配線基板的上表面10t彼此對置的狀態(tài)搭載于配線基板10上。這種搭載方式稱作面朝下安裝方式或者倒裝片連接方式。另外，雖未圖示，在邏輯設(shè)備LC以與電極配置面(前表面LCt)相反一側(cè)的背面LCb和配線基板10的上表面10t彼此對置的狀態(tài)搭載于配線基板10上的情況下，多個電極和配線基板10的端子經(jīng)由電線而連接。這種連接方式稱作電線連接方式。

倒裝片連接方式不同于上述電線連接方式，如圖3所示，多個電極21P和配線基板10的多個焊盤14是經(jīng)由多個突起電極(凸點電極)SB2而分別電連接的。突起電極SB2為在邏輯設(shè)備LC的前表面LCt上突出形成的金屬部件(導(dǎo)電性部件)。在本實施方式中，突起電極SB2為在電極21P上經(jīng)由基底金屬膜(Under bump Metal，凸點下金屬)而層疊焊料材料而成的所謂的焊料凸點。作為基底金屬膜可以例示從與電極21P的連接面?zhèn)葘盈B有鈦(Ti)、銅(Cu)、鎳(Ni)的層疊膜(有時在鎳膜之上還形成有金(Au)膜)。

并且，作為構(gòu)成焊料凸點的焊料材料，與上述焊球SB1同樣，可以使用含鉛的焊料材料或無鉛焊料。在將邏輯設(shè)備LC搭載于配線基板10上時，在多個電極21P以及多個焊盤14這兩者上預(yù)先形成焊料凸點，并且在使焊料凸點彼此接觸的狀態(tài)下進行加熱處理(回流焊處理)，由此使焊料凸點彼此一體化而形成突起電極SB2。并且，作為本實施方式的變形例，也可以將由銅(Cu)或鎳(Ni)制成的導(dǎo)體柱的前端面上形成有焊料膜的柱狀凸點(柱狀電極)用作突起電極SB2。

并且，如圖3所示，存儲設(shè)備MC分別具有前表面(主面、上表面)MCt以及與前表面MCt相反一側(cè)的背面(主面、下表面)MCb。

在存儲設(shè)備MC的前表面MCt配置有多個電極(芯片端子、焊盤)22P。多個電極22P在存儲設(shè)備MC的前表面MCt從保護存儲設(shè)備MC的前表面MCt的絕緣膜露出。如圖6所示，在本實施方式中，多個電極22P在存儲設(shè)備MC的前表面MCt沿著前表面MCt的外周排列成多個列(矩陣狀)。

并且，在圖3所示的例子中，存儲設(shè)備MC以其電極配置面(即前表面MCt)與配線基板10的上表面10t對置的狀態(tài)搭載于配線基板10上。即，與邏輯設(shè)備LC相同，存儲設(shè)備MC所具備的多個電極22P通過倒裝片連接方式分別與配線基板10的焊盤14連接。

另外，如圖7所示，本實施方式的存儲設(shè)備MC為半導(dǎo)體芯片22搭載于配線基板(封裝基板)22WS上的半導(dǎo)體封裝件。具體而言，半導(dǎo)體芯片22具有多個電極(焊盤)PD，多個電極PD經(jīng)由多個電線(導(dǎo)電性部件)BW以及配線基板22WS的多個配線22WL分別與形成在配線基板22WS的前表面MCt的多個電極22P電連接。并且，半導(dǎo)體芯片22以及多個電線BW被形成在配線基板22WS的一個面上的密封體(樹脂、密封材料)MR密封。密封體MR形成在配線基板22WS的與前表面MCt相反一側(cè)的面上。

另外，圖7所示的存儲設(shè)備MC只是一個例子而已，其存在各種變形例。例如，在圖7所示的例子中，半導(dǎo)體芯片22和配線基板22WS通過電線連接方式連接，但是，也可以通過與圖3所示的邏輯設(shè)備LC相同的倒裝片連接方式連接。并且，例如在圖7所示的例子中，在存儲設(shè)備MC中內(nèi)置有具備存儲電路RAM(參照圖1)的一個半導(dǎo)體芯片22。但是，作為變形例，可以層疊多個半導(dǎo)體芯片22從而形成存儲設(shè)備。并且，與上述邏輯設(shè)備LC相同，存儲設(shè)備MC也可以是半導(dǎo)體芯片。

并且，如圖3所示，在多個電極22P上分別連接有突起電極SB2，存儲設(shè)備MC的多個電極22P和配線基板10的多個焊盤14經(jīng)由多個突起電極SB2而電連接。突起電極SB2以及配置在突起電極SB2和電極22P之間的基底金屬膜的結(jié)構(gòu)如同上述，因此省略重復(fù)說明。

并且，在邏輯設(shè)備LC和配線基板10之間以及在存儲設(shè)備MC和配線基板10之間配置有樹脂(底部填充樹脂、絕緣性樹脂)UF。樹脂UF配置成堵住邏輯設(shè)備LC的前表面LCt和配線基板10的上表面10t之間的間隙以及存儲設(shè)備MC的前表面MCt和配線基板10的上表面10t之間的間隙。

并且，樹脂UF由絕緣性(非導(dǎo)電性)材料構(gòu)成，樹脂UF配置成密封半導(dǎo)體設(shè)備(邏輯設(shè)備LC以及存儲設(shè)備MC)和配線基板10的電連接部分(多個突起電極SB2的接合部)。如此，通過用樹脂UF覆蓋多個突起電極SB2和多個焊盤14之間的接合部，能夠緩和在半導(dǎo)體設(shè)備和配線基板10的電連接部分產(chǎn)生的應(yīng)力。并且，還能夠緩和在邏輯設(shè)備LC的多個電極21P和多個突起電極SB2之間的接合部產(chǎn)生的應(yīng)力。而且，還能夠保護邏輯設(shè)備LC的形成有半導(dǎo)體元件(電路元件)的主面。關(guān)于樹脂，在后面進行詳細說明。

<部件搭載布局的細節(jié)>

接著，對圖2所示的配線基板10的上表面10t中的多個半導(dǎo)體設(shè)備的布局進行詳細說明。如圖2所示，在搭載于本實施方式的配線基板10的上表面10t上的多個半導(dǎo)體設(shè)備中，邏輯設(shè)備LC與其它半導(dǎo)體設(shè)備(存儲設(shè)備MC)之間的間隔(間距)以及邏輯設(shè)備LC與配線基板10的上表面10t的周邊端部之間的間隔(間距)較大。

例如，在圖2所示的例子中，邏輯設(shè)備LC和存儲設(shè)備M1之間的間隔(間距)SPL1以及邏輯設(shè)備LC和存儲設(shè)備M3之間的間隔SPL3均比以彼此相鄰的狀態(tài)配置的存儲設(shè)備M1和存儲設(shè)備M2之間的間隔SPMM1大。

并且，邏輯設(shè)備LC和配線基板10的基板邊10s2之間的間隔(間距)SPLs2以及邏輯設(shè)備LC和配線基板10的基板邊10s4之間的間隔SPLs4均比存儲設(shè)備M1和存儲設(shè)備M2之間的間隔SPMM1大。

換言之，邏輯設(shè)備LC搭載于配線基板10的上表面10t的中心附近，而其他多個存儲設(shè)備MC則搭載于上表面10t的周邊部(周邊端部附近的區(qū)域)以使存儲設(shè)備MC與邏輯設(shè)備LC之間的間隔變大。

如上所述，在邏輯設(shè)備LC上除了連接有與存儲設(shè)備MC連接的信號傳輸路徑SGP1(參照圖1)之外，還連接有與外部設(shè)備連接的信號傳輸路徑SGP2(參照圖1)。因此，與存儲設(shè)備MC的周圍相比，在邏輯設(shè)備LC的周邊密集形成有數(shù)量較多的配線。并且，與存儲設(shè)備MC相比，邏輯設(shè)備LC的電力消耗更大。因此，為了避免電力消耗增大而引起的瞬間性的電壓下降，優(yōu)選將向邏輯設(shè)備LC供給電力的路徑的截面積設(shè)為較大。因此，在邏輯設(shè)備LC的周邊有時會配置有較粗的電力供給用配線。

如此，在邏輯設(shè)備LC周圍的配線密度較高的情況下，優(yōu)選將邏輯設(shè)備LC和其他設(shè)備之間的間隔設(shè)為較大。并且，從確保配線的布線空間的觀點出發(fā)，優(yōu)選將邏輯設(shè)備LC和配線基板10的上表面10t的周邊端部之間的間隔設(shè)為較大。

另一方面，存儲設(shè)備MC也可以搭載于上表面10t的中央附近，但是，與邏輯設(shè)備LC相比，搭載于中央附近的優(yōu)先級更低。并且，若加大上表面10t的面積，則半導(dǎo)體裝置的封裝尺寸就會變大。因此，多個存儲設(shè)備MC搭載于配線基板10的上表面10t的周邊部。

然而，在存儲設(shè)備MC搭載于上表面10t的周邊端部附近的情況下，圖2所示的樹脂UF有時會擴展到上表面10t的周邊端部，或者超過上表面10t的周邊端部而擴展。

對此，本發(fā)明人對在存儲設(shè)備MC和周邊端部之間設(shè)置用于抑制樹脂UF擴展的阻止部DM從而抑制樹脂UF擴展到上表面10t的周邊端部的技術(shù)進行了研究。

<阻止部的詳細>

圖8是強調(diào)表示圖2所示的配線基板的設(shè)備搭載面中的配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備周邊的平面圖。圖9是圖8的沿A-A線的放大剖視圖。

另外，為了便于理解圖2所示的阻止部DM的結(jié)構(gòu)中的特征部分，在圖8及圖9中，與圖2相比縮小圖示了基板邊10s1和基板邊10s2之間的間隔。除此之外，與圖2相比，在圖8中還縮小圖示了基板邊10s3和基板邊10s4之間的間隔。并且，基于相同理由，在圖8中省略了圖2中的邏輯設(shè)備LC、存儲設(shè)備M2、存儲設(shè)備M3以及存儲設(shè)備M4。

并且，為了區(qū)別圖2所示的形成在存儲設(shè)備M1附近的阻止部DM和形成在其他存儲設(shè)備M2、存儲設(shè)備M3以及存儲設(shè)備M4附近的阻止部DM，在圖8中，將形成在存儲設(shè)備M1附近的阻止部DM示為阻止部DM1。但是，在本實施方式中，由于阻止部DM的結(jié)構(gòu)相同，因此，只在需要區(qū)別阻止部DM1和其他阻止部DM時使用阻止部DM1，而無需區(qū)別阻止部DM1和其他阻止部DM時則使用阻止部DM。

如圖8所示，本實施方式的半導(dǎo)體裝置PKG1具備配線基板10，該配線基板10具有：上表面10t、形成于上表面10t的絕緣膜17t、形成于絕緣膜17t的阻止部DM。并且，半導(dǎo)體裝置PKG1具備搭載于配線基板10的上表面10t上的存儲設(shè)備(半導(dǎo)體設(shè)備)M1。并且，半導(dǎo)體裝置PKG1具備位于絕緣膜17t和存儲設(shè)備M1之間的樹脂UF。上表面10t具有基板邊10s1和位于與基板邊10s1相對的一側(cè)的基板邊10s2。并且，存儲設(shè)備M1和基板邊10s1之間的間隔SP1小于存儲設(shè)備M1和基板邊10s2之間的間隔SP2。而且，阻止部DM形成于存儲設(shè)備M1和基板邊10s1之間，并且在存儲設(shè)備M1和基板邊10s2之間并未形成有阻止部DM。

即，圖8所示的阻止部DM配置在從半導(dǎo)體設(shè)備到周邊端部為止的間隔SP1較小的區(qū)域，并且在從半導(dǎo)體設(shè)備到周邊端部為止的間隔SP2較大的區(qū)域并未配置有阻止部DM。

在后述的半導(dǎo)體裝置PKG1的制造工序中，若向存儲設(shè)備M1(參照圖9)和配線基板10(參照圖9)之間供給液態(tài)或糊狀的樹脂UF(參照圖9)，則從存儲設(shè)備M1和配線基板10之間的間隙溢出來的樹脂UF擴展到存儲設(shè)備M1的周圍。此時，如上所述，在從半導(dǎo)體設(shè)備到周邊端部為止的間隙SP1較小的區(qū)域，有時會產(chǎn)生擴展的樹脂UF到達上表面10t的周邊端部而附著于配線基板10的側(cè)面的情況。

圖8及圖9所示的阻止部DM是具有抑制并阻擋樹脂UF擴展的功能的部件。在圖9所示的例子中，阻止部DM是在絕緣膜17t上突出形成的壁(凸部)。如圖9所示，在本實施方式中，阻止部DM形成在間隔SP1較小的存儲設(shè)備M1和配線基板10的基板邊10s1之間，因此樹脂UF會被阻止部DM阻擋。其結(jié)果，能夠抑制樹脂UF擴展到上表面10t的基板邊10s1而附著于配線基板10的側(cè)面。

并且，如圖8所示，存儲設(shè)備M1和基板邊10s2之間的間隔SP2大于間隔SP1。因此，在存儲設(shè)備M1和基板邊10s2之間并未配置有阻止部DM。從抑制樹脂UF擴展的觀點出發(fā)，也可以采用將阻止部以俯視時連續(xù)包圍存儲設(shè)備M1的周圍的方式配置的結(jié)構(gòu)。

然而，在阻止部以俯視時連續(xù)包圍存儲設(shè)備M1的周圍的方式配置的情況下，樹脂UF的供給量的上限變少。具體而言，在半導(dǎo)體裝置PKG1的制造工序中，若樹脂UF的供給量增多，則樹脂UF有可能會越過阻止部DM的一部分。

另一方面，根據(jù)本實施方式，選擇性地在存儲設(shè)備M1和上表面10t的周邊端部之間的間隔SP1較小的區(qū)域形成有阻止部DM。因此，即使在樹脂UF的供給量增多的情況下，由于樹脂可向未配置有阻止部DM的區(qū)域擴展，因而能夠抑制樹脂UF越過阻止部DM。因此，根據(jù)本實施方式，與以連續(xù)包圍存儲設(shè)備M1的周圍的方式配置有阻止部DM的情況相比，能夠降低樹脂UF越過阻止部DM的可能性，因而能夠抑制樹脂UF擴展到上表面10t的基板邊10s1。

并且，如上所述，根據(jù)本實施方式，即使在樹脂UF的供給量增多的情況下，樹脂UF也不會越過阻止部DM，而是向未配置有阻止部DM的區(qū)域擴展。因此，根據(jù)本實施方式，在半導(dǎo)體裝置PKG1的制造工序中，樹脂UF的供給量的容許的上限(以下，稱作容許上限)增大。

該樹脂UF的供給量的容許上限與設(shè)計上必要的樹脂UF量成正比。即，若存儲設(shè)備M1和配線基板10之間的間隙的空間體積變大，則設(shè)計上必要的樹脂UF量也增大。并且，若樹脂UF的供給量增大，則樹脂UF的供給量的偏差量也會變大。

例如，圖9所示的存儲設(shè)備M1和上表面10t之間的間隙CG1大于圖3所示的邏輯設(shè)備LC和上表面10t之間的間隙CG2。并且，如圖2所示，存儲設(shè)備M1的平面面積(圖6所示的前表面MCt的面積)大于邏輯設(shè)備LC的平面面積(圖5所示的前表面LCt的面積)。因此，圖3所示的存儲設(shè)備M1和配線基板10之間的間隙空間的體積大于邏輯設(shè)備LC和配線基板10之間的間隙空間的體積。因此，與供給到邏輯設(shè)備LC和配線基板10之間的樹脂UF的供給量相比，供給到存儲設(shè)備M1和配線基板10之間的UF的供給量容易出現(xiàn)偏差。因此，在樹脂UF的供給量增多的情況下，樹脂UF容易向周圍擴展。

然而，根據(jù)本實施方式，如上所述，在存儲設(shè)備M1和基板邊10s2之間并未配置有阻止部DM。因此，在半導(dǎo)體裝置PKG1的制造工序中，樹脂UF的供給量的允許上限增大。其結(jié)果，在樹脂相對容易擴展的存儲設(shè)備M1的周圍，能夠抑制樹脂UF擴展到上表面10t的基板邊10s1。

并且，如上所述，在圖9所示的例子中，阻止部DM是在絕緣膜17t上突出形成的壁(凸部)。由于阻止部是朝向絕緣膜17t的上方(遠離上表面10t的方向)突出的壁，因而例如可以由樹脂形成阻止部。

并且，從提高阻擋樹脂UF流動的效果的觀點出發(fā)，阻止部DM的高度越高越好。在圖9所示的例子中，阻止部DM的高度大于絕緣膜17t的厚度。但是，若阻止部DM的高度過高，則可能會導(dǎo)致難以搭載存儲設(shè)備M1。對此，優(yōu)選存儲設(shè)備MC的背面MCb和配線基板10的上表面10t之間的間距大于阻止部DM的高度。

另外，上述阻止部DM的高度是指從阻止部DM和絕緣膜17t的粘接面到阻止部DM中的離絕緣膜17t最遠的位置為止的距離。并且，上述絕緣膜17t的厚度是指從絕緣膜17t和阻止部DM的粘接面到絕緣膜17t的基底層(例如，在圖9所示的例子中，絕緣膜17t的基底層的絕緣層13的上表面)為止的距離。

并且，在圖8所示的例子中，阻止部DM沿存儲設(shè)備M1所具備的四個邊中的設(shè)備邊22s1延伸。并且，俯視時，樹脂UF以連續(xù)包圍存儲設(shè)備M1(具體而言，存儲設(shè)備M1的背面MCb)的周圍的方式擴展。此時，若阻止部DM的長度較短，則樹脂UF可能會繞過阻止部DM而到達基板邊10s1。因此，阻止部DM的長度優(yōu)選比存儲設(shè)備M1的設(shè)備邊22s1長。并且，優(yōu)選在所有設(shè)備邊22s1的設(shè)備邊22s1和基板邊10s1之間設(shè)置阻止部DM。

并且，具有抑制樹脂UF擴展的功能的阻止部DM存在變形例。詳細內(nèi)容將在后面敘述，但可以在絕緣膜17t之上再層疊另外的絕緣膜，并將形成在該絕緣膜的槽用作阻止部DM。

并且，如上所述，存儲設(shè)備M1和基板邊10s1之間的間隔SP1較小。因此，在存儲設(shè)備M1和基板邊10s1之間并未形成有例如焊盤14等端子。并且，如圖8及圖9所示，在上表面10t中的位于存儲設(shè)備M1和基板邊10s1之間的整個區(qū)域(周邊區(qū)域PR1)被絕緣膜17t覆蓋。

并且，在圖8所示的例子中，存儲設(shè)備M1配置在配線基板10的基板邊10s1側(cè)，但是并未搭載于上表面10t的角部。換言之，如圖8所示，存儲設(shè)備M1和基板邊10s1之間的間隔SP1不僅小于存儲設(shè)備M1和基板邊10s2之間的間隔SP2，也小于存儲設(shè)備M1和基板邊10s3之間的間隔SP3以及存儲設(shè)備M1和基板邊10s4之間的間隔SP4。

如上所示，為了不讓樹脂UF越過阻止部，優(yōu)選地在存儲設(shè)備M1和上表面10t的周邊端部之間的間隔SP1較小的區(qū)域上形成有阻止部DM，而在其他區(qū)域未形成有阻止部DM。

因此，在本實施方式中，在存儲設(shè)備M1和基板邊10s4之間并未配置有阻止部DM。并且，在存儲設(shè)備M1和基板邊10s1之間并未形成有例如接合焊盤14等端子。因此，如圖8所示，上表面10t中的位于存儲設(shè)備M1和基板邊10s1之間的整個區(qū)域(周邊區(qū)域PR4)被絕緣膜17t覆蓋。

但是，如圖2所示，在存儲設(shè)備M1和基板邊10s3之間配置有阻止部DM。這是因為，在存儲設(shè)備M1和基板邊10s3之間搭載有存儲設(shè)備M2，而且存儲設(shè)備M2和基板邊10s3之間的間隔較小。圖2所示的配置在存儲設(shè)備M2和基板邊10s3之間的阻止部DM是為了抑制向存儲設(shè)備M2的周圍擴展的樹脂UF擴展而設(shè)置的。因此，作為本實施方式的變形例，如圖8所示，若在存儲設(shè)備M1和基板邊10s3之間并未配置有其他設(shè)備(半導(dǎo)體設(shè)備等電子部件)，則也可以在存儲設(shè)備M1和基板邊10s3之間不設(shè)置阻止部DM。

接著，利用著眼于圖2所示的存儲設(shè)備M2的平面圖，對半導(dǎo)體設(shè)備配置在上表面10t的角部時的阻止部DM的優(yōu)選結(jié)構(gòu)進行說明。圖10是強調(diào)表示圖2所示的配線基板的設(shè)備搭載面中的配置在配線基板的角部的存儲設(shè)備周邊的平面圖。

另外，為了便于理解設(shè)置在圖2所示的存儲設(shè)備M2周圍的阻止部DM的特征部分，在圖10中，與圖2相比縮小圖示了基板邊10s1和基板邊10s2之間的間隔以及基板邊10s3和基板邊10s4之間的間隔。并且，基于相同理由，在圖10中省略了圖2中的邏輯設(shè)備LC、存儲設(shè)備M1、存儲設(shè)備M3以及存儲設(shè)備M4。

如圖10所示，本實施方式的半導(dǎo)體裝置PKG1具備搭載于配線基板10的上表面10t上的存儲設(shè)備(半導(dǎo)體設(shè)備)M2。并且，半導(dǎo)體裝置PKG1具備位于絕緣膜17t和存儲設(shè)備M2之間的樹脂UF。并且，存儲設(shè)備M2和基板邊10s1之間的間隔SP5小于存儲設(shè)備M2和基板邊10s2之間的間隔SP6。并且，存儲設(shè)備M2和基板邊10s3之間的間隔SP7小于存儲設(shè)備M2和基板邊10s2之間的間隔SP6。

而且，在存儲設(shè)備M2和基板邊10s1之間形成有阻止部DM2。并且，在存儲設(shè)備M2和基板邊10s3之間形成有阻止部DM3。并且，在存儲設(shè)備M2和基板邊10s2之間并未形成有阻止部DM。

如圖10所示，存儲設(shè)備M2搭載于配線基板10的上表面10t中的基板邊10s1和基板邊10s3的交點(角)附近的區(qū)域(角部)。此時，樹脂UF有可能在從存儲設(shè)備M2朝向基板邊10s1的X方向以及從存儲設(shè)備M2朝向基板邊10s3的Y方向中的任意一個方向上擴展到上表面10t的周邊端部，或者在兩個方向上均擴展到上表面10t的周邊端部。

因此，在本實施方式中，配置有沿基板邊10s1延伸的阻止部DM2以及沿基板邊10s3延伸的阻止部DM3。在圖10所示的例子中，存儲設(shè)備M2的設(shè)備邊22s1沿基板邊10s1延伸。并且，存儲設(shè)備M2的設(shè)備邊22s3沿基板邊10s3延伸。而且，阻止部DM2沿設(shè)備邊22s1延伸。并且，阻止部DM3沿設(shè)備邊22s3延伸。

并且，如圖10所示，阻止部DM3與阻止部DM2連接在一起。具體而言，俯視時，在存儲設(shè)備M2的設(shè)備邊22s1以及設(shè)備邊22s3和配線基板10的基板邊10s1以及基板邊10s3之間，配置有連續(xù)地連接在一起的阻止部DM2以及阻止部DM3。因此，能夠抑制樹脂UF擴展到上表面10t的周邊端部。

并且，在存儲設(shè)備M2和基板邊10s2之間并未形成有阻止部DM。而且，在存儲設(shè)備M2和基板邊10s4之間也未形成有阻止部DM。因此，能夠抑制樹脂UF越過阻止部DM2或阻止部DM3。

并且，存儲設(shè)備M2和基板邊10s1之間的間隔SP5以及存儲設(shè)備M2和基板邊10s3之間的間隔SP7較小。因此，存儲設(shè)備M2和基板邊10s1之間以及存儲設(shè)備M2和基板邊10s3之間并未形成有例如接合焊盤14等端子。并且，如圖10所示，上表面10t中的位于存儲設(shè)備M2和基板邊10s1之間的整個區(qū)域(周邊區(qū)域PR1)以及位于存儲設(shè)備M2和基板邊10s3之間的整個區(qū)域(周邊區(qū)域PR3)被絕緣膜17t覆蓋。

另外，在本實施方式中，為了將圖2所示的邏輯設(shè)備LC周圍的未搭載有其他設(shè)備的區(qū)域確保為較寬，將多個存儲設(shè)備MC配置成盡量靠近配線基板10的上表面10t的周邊端部。因此，圖10所示的間隔SP5和間隔SP7相等(相同)。并且，圖8所示的間隔SP1和圖10所示的間隔SP5相等(相同)。

接著，利用著眼于圖2所示的邏輯設(shè)備LC和存儲設(shè)備M1之間的關(guān)系的平面圖，對多個半導(dǎo)體設(shè)備中的一部分配置在上表面10t的中央部(從周邊端部充分離開的位置)時的阻止部DM的優(yōu)選結(jié)構(gòu)進行說明。圖11是強調(diào)表示配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備以及邏輯設(shè)備周邊的平面圖。

另外，為了便于理解圖2所示的存儲設(shè)備M1和邏輯設(shè)備LC之間的關(guān)系，在圖11中，與圖2相比縮小圖示了基板邊10s1和基板邊10s2之間的間隔以及基板邊10s3和基板邊10s4之間的間隔。并且，基于相同理由，在圖11中省略了圖2中的存儲設(shè)備M2、存儲設(shè)備M3以及存儲設(shè)備M4。

如圖11所示，在配線基板10的上表面10t上的基板邊10s2和基板邊10s1之間搭載有邏輯設(shè)備LC。并且，在存儲設(shè)備M1和基板邊10s1之間的間隔SP1小于邏輯設(shè)備LC和基板邊10s1之間的間隔SPLs1以及邏輯設(shè)備LC和基板邊10s2之間的間隔SPLs2。

即，俯視時，邏輯設(shè)備LC搭載于遠離基板邊10s1以及基板邊10s2的位置。因此，在X方向上，在邏輯設(shè)備LC的附近并未設(shè)置有阻止部DM。

并且，邏輯設(shè)備LC搭載于存儲設(shè)備M1和基板邊10s2之間。并且，存儲設(shè)備M1和基板邊10s1之間的間隔SP1小于存儲設(shè)備M1和邏輯設(shè)備LC之間的間隔SPL1。

即，邏輯設(shè)備LC配置成邏輯設(shè)備LC與其它半導(dǎo)體設(shè)備之間的間隔較寬。因此，在邏輯設(shè)備LC和其他半導(dǎo)體設(shè)備之間并未設(shè)置有阻止部DM。尤其，若在存儲設(shè)備M1和邏輯設(shè)備LC之間未設(shè)置有阻止部DM，則能夠容易抑制供給到存儲設(shè)備M1和配線基板10之間的樹脂UF越過阻止部DM1。因此，通過在存儲設(shè)備M1和邏輯設(shè)備LC之間不設(shè)置阻止部DM，能夠抑制供給到存儲設(shè)備M1和配線基板10之間的樹脂UF到達基板邊10s1。

并且，同樣地，在存儲設(shè)備M1和基板邊10s1之間的間隔SP1小于邏輯設(shè)備LC和基板邊10s4之間的間隔SPLs4以及邏輯設(shè)備LC和基板邊10s3之間的間隔SPLs3。而且，如圖2所示，存儲設(shè)備M1和基板邊10s1之間的間隔SP1小于存儲設(shè)備M3和邏輯設(shè)備LC之間的間隔SPL3。

因此，由于邏輯設(shè)備LC搭載于遠離配線基板10的周邊端部或其他半導(dǎo)體設(shè)備的位置，因此在邏輯設(shè)備LC的周圍并未配置有阻止部DM。

接著，利用著眼于圖2所示的存儲設(shè)備M1和存儲設(shè)備M2之間的關(guān)系的平面圖，對多個半導(dǎo)體設(shè)備配置在上表面10t的周邊端部附近時的阻止部DM的優(yōu)選結(jié)構(gòu)進行說明。圖12是強調(diào)表示配置在邏輯設(shè)備和配線基板的邊之間的存儲設(shè)備以及配置在該存儲設(shè)備旁的存儲設(shè)備周邊的平面圖。

另外，為了便于理解圖2所示的存儲設(shè)備M1和存儲設(shè)備MC附近的阻止部，在圖12中，與圖2相比縮小圖示了基板邊10s1和基板邊10s2之間的間隔以及基板邊10s3和基板邊10s4之間的間隔。并且，基于相同理由，在圖12中省略了圖2中的邏輯設(shè)備LC、存儲設(shè)備M3以及存儲設(shè)備M4。

如圖12所示，在存儲設(shè)備M1和基板邊10s3之間搭載有存儲設(shè)備M2。并且，俯視時，存儲設(shè)備M1和基板邊10s1之間的間隔SP1以及存儲設(shè)備M2和基板邊10s3之間的間隔SP7小于存儲設(shè)備M1和基板邊10s2之間的間隔SP2。并且，配線基板10具有形成在絕緣膜17t上且形成在存儲設(shè)備M1和基板邊10s1之間的阻止部DM1和形成在絕緣膜17t上且形成在存儲設(shè)備M2和基板邊10s3之間的阻止部DM3。另外，在圖12所示的例子中，存儲設(shè)備M2偏靠基板邊10s1以及基板邊10s3這兩者。即，圖12所示的間隔SP5較小。因此，阻止部DM1和阻止部DM3經(jīng)由阻止部DM2連接在一起。但是，在間隔SP5足夠?qū)挼那闆r下，阻止部DM1和阻止部DM3也可以彼此分開。

并且，俯視時，存儲設(shè)備M1和基板邊10s1之間的間隔SP1以及存儲設(shè)備M2和基板邊10s3之間的間隔SP7均小于彼此相鄰配置的存儲設(shè)備M1和存儲設(shè)備M2之間的間隔SPMM1。即，供給到存儲設(shè)備M1和配線基板10之間的樹脂UF和供給到存儲設(shè)備M2和配線基板10之間的樹脂UF具有難以接觸程度的間距。因此，在存儲設(shè)備M1和存儲設(shè)備M2之間并未配置有阻止部DM。

并且，如圖12所示，俯視時，存儲設(shè)備M1和基板邊10s1之間的間隔SP1以及存儲設(shè)備M2和基板邊10s1之間的間隔SP5均小于存儲設(shè)備M1和基板邊10s2之間的間隔SP2。并且，配線基板10具有形成在絕緣膜17t上且形成在存儲設(shè)備M1和基板邊10s1之間的阻止部DM1和形成在絕緣膜17t上且形成在存儲設(shè)備M2和基板邊10s1之間的阻止部DM2。

在此，若圖12所示的間隔SPMM1足夠大，則阻止部DM1和阻止部DM2也可以彼此分開。但是，從避免樹脂UF從阻止部DM1和阻止部DM2之間流出而到達基板邊10s1的觀點出發(fā)，如圖12所示，優(yōu)選將阻止部DM1和阻止部DM2連接在一起。

<半導(dǎo)體裝置的制造方法>

接著，對參照圖1至圖12進行說明的半導(dǎo)體裝置PKG1的制造工序進行說明。以下，必要時參照表示制造工序的流程的流程圖以及圖1至圖12進行說明。圖13是表示用圖1至圖12來進行說明的半導(dǎo)體裝置的制造工序的概要的說明圖。另外，在本實施方式中，為了簡化說明，對在圖2所示的配線基板10上搭載半導(dǎo)體設(shè)備的實施方式進行說明。但是，作為變形例，還有如下方法：準備具備相當于配線基板10的多個產(chǎn)品形成區(qū)域的所謂多分塊基板，并將多個半導(dǎo)體裝置成批組裝之后，將每個產(chǎn)品形成區(qū)域單塊化的方法。此時，能夠提高組裝工序的效率。

<配線基板的準備>

首先，在配線基板準備工序中，準備圖14所示的配線基板10。圖14是表示在圖13所示的配線基板準備工序中準備的配線基板的設(shè)備搭載面?zhèn)鹊钠矫鎴D。在本工序中準備的配線基板10的上表面10t側(cè)設(shè)置有多個設(shè)備搭載區(qū)域DBR(搭載圖3所示半導(dǎo)體設(shè)備的預(yù)定區(qū)域)，在各個設(shè)備搭載區(qū)域DBR的內(nèi)側(cè)，形成有在開口部從絕緣膜17t露出的多個焊盤14。

并且，如圖3所示，在配線基板10的與上表面10t相反一側(cè)的下表面(背面、安裝面)10b(參照圖3)形成有多個端子15。在本工序中準備的配線基板10中，在多個端子15上并未連接有圖3所示的焊球SB1，多個端子15在開口部從絕緣膜(阻焊劑膜)17b露出。

并且，在本工序中準備的配線基板10的上表面10t被絕緣膜(阻焊劑膜)17t覆蓋，并且在絕緣膜17t上形成有阻止部DM。關(guān)于阻止部DM已在上面詳細敘述，在此省略重復(fù)說明。

<設(shè)備的搭載>

接著，在設(shè)備搭載工序中，將邏輯設(shè)備LC以及多個存儲設(shè)備MC如圖2那樣分別搭載于配線基板10的設(shè)備搭載區(qū)域DBR(參照圖14)。

在設(shè)備搭載工序中，將多個半導(dǎo)體設(shè)備如圖2那樣搭載于配線基板10的上表面10t上。在本工序中，將多個半導(dǎo)體設(shè)備如圖3那樣以使邏輯設(shè)備的前表面LCt和配線基板10的上表面10t(具體而言，絕緣膜17t的上表面)彼此對置以及使多個存儲設(shè)備MC的前表面MCt和配線基板10的上表面10t彼此對置的方式搭載于配線基板10上。

并且，在本工序中，如圖3所示，邏輯設(shè)備LC的多個電極21P經(jīng)由多個突起電極(凸點電極、導(dǎo)電性部件)SB2分別與配線基板10的多個焊盤14電連接。并且，各個存儲設(shè)備MC所具有的多個電極22P經(jīng)由多個突起電極SB2分別與配線基板10的多個焊盤14電連接。

<連接部的密封>

接著，在連接部密封工序中，用樹脂等絕緣材料密封半導(dǎo)體設(shè)備和配線基板通過多個突起電極SB2電連接的連接部分的周圍。圖15是表示在圖13所示的連接部密封工序中將樹脂配置在半導(dǎo)體設(shè)備和配線基板之間以密封半導(dǎo)體設(shè)備的電極和配線基板的端子的連接部分的狀態(tài)的平面圖。另外，在圖15中，用寬度較寬的箭頭表示樹脂供給方向的一例。

在本工序中，將樹脂UF的供給口配置在半導(dǎo)體設(shè)備的四個邊中的任意一個邊，并朝向與該邊相對一側(cè)的邊填充樹脂。在半導(dǎo)體設(shè)備的平面形狀為長方形的情況下，例如，將樹脂UF的供給口配置在任意一個短邊，并朝向另一個短邊填充樹脂。

并且，在本工序中，如上所述，為了防止樹脂UF越過阻止部DM，優(yōu)選從與阻止部DM相對一側(cè)的邊朝向靠近阻止部的邊供給樹脂UF。

在圖15所示的例子中，針對存儲設(shè)備M2、存儲設(shè)備M3以及存儲設(shè)備M4而言，從離基板邊10s3最遠的設(shè)備邊22s4側(cè)朝向與設(shè)備邊22s4相對的一側(cè)的設(shè)備邊22s3供給樹脂UF。并且，針對存儲設(shè)備M1而言，從設(shè)備邊22s3朝向設(shè)備邊22s4供給樹脂UF。但是，作為變形例，還可以從設(shè)備邊22s1朝向設(shè)備邊22s2供給樹脂。此時，由于從長邊側(cè)供給樹脂UF，因而供給口的移動距離會變長，但是，由于朝向阻止部MD供給樹脂UF，因而阻止部DM容易阻擋樹脂UF的擴展。

另外，如上所述，邏輯設(shè)備LC和其他半導(dǎo)體設(shè)備之間的間距足夠大。因此，針對邏輯設(shè)備LC而言，并不特別限定樹脂UF的供給方向。

并且，在圖13所示的例子中，在將多個半導(dǎo)體設(shè)備搭載于配線基板10上之后，向半導(dǎo)體設(shè)備和配線基板10之間供給樹脂UF(該方法稱作后注入方式)。并且，圖9所示的存儲設(shè)備M1和上表面10t之間的間隙CG1大于圖3所示的邏輯設(shè)備LC和上表面10t之間的間隙CG2，但是間隙CG1以及間隙CG2均小于例如1mm。因此，作為樹脂UF，通常使用固化前的粘性較低的材料，并且利用液體的表面張力進行填充。

因此，圖9所示的阻止部DM優(yōu)選形成為阻擋樹脂UF的半導(dǎo)體設(shè)備側(cè)的側(cè)面DMs的上端尖銳。若側(cè)面DMs的上端尖銳，則根據(jù)液態(tài)樹脂的表面張力效果，利用阻止部DM的尖銳部分容易阻擋樹脂UF。

例如，在如同圖9所示的絕緣膜17t中的相鄰焊盤14之間的部分那樣呈效仿基底層的導(dǎo)體圖案的形狀而凹陷的形狀時，阻擋面的上端并未變尖而是變圓。此時，難以產(chǎn)生表面張力。另一方面，根據(jù)本實施方式，阻止部DM為與絕緣膜17t另行形成的部件。例如，在絕緣膜17t上層疊樹脂膜，并以使樹脂膜的一部分殘留的方式實施蝕刻處理，從而形成阻止部DM。此時，阻止部DM的側(cè)面DMs的上端容易變尖，容易抑制固化前的樹脂UF的進展。

并且，在如同本實施方式那樣通過后注入方式配置樹脂UF時，在填充樹脂之后，例如對樹脂UF進行加熱以使其固化。由此，密封多個突起電極SB2。通過將樹脂UF以覆蓋多個突起電極SB2的周圍的方式配置之后使其固化，從而能夠保護基于突起電極SB2的連接部分。

<焊球的安裝>

接著，在焊球安裝工序中，如圖3所示，在形成于配線基板10的下表面10b的多個端子15上接合成為外部端子的多個焊球SB1。

在本工序中，在使配線基板10的下表面10b朝向上方之后，在配線基板10的下表面10b中露出的多個端子15上分別配置焊球SB1。然后，對多個焊球SB1進行加熱，從而使多個焊球SB1和端子15接合。通過本工序，多個焊球SB1經(jīng)由配線基板10與半導(dǎo)體設(shè)備電連接。

然而，本實施方式中說明的技術(shù)并非只適用于將焊球SB1接合成矩陣狀的所謂BGA(Ball Grid Array，焊球陣列封裝)型的半導(dǎo)體裝置。例如，作為本實施方式的變形例，也可適用于以未形成焊球SB1而使端子15露出的狀態(tài)出庫，或者以在端子15上涂布比焊球SB1更薄的釬焊膏的狀態(tài)出庫的所謂LGA(Land Grid Array，柵格陣列封裝)型的半導(dǎo)體裝置。在LGA型的半導(dǎo)體裝置的情況下，可以省略焊球安裝工序。

<檢查>

接著，在檢查工序中，進行對半導(dǎo)體裝置PKG1(參照圖1)的外觀檢查等必要的檢查。在此，若在上述連接部密封工序中使用的樹脂UF越過配線基板10的周邊端部而擴展導(dǎo)致例如一部分樹脂附著于配線基板10的側(cè)面，則在外觀檢查工序中，有時會判定為不合格產(chǎn)品。

在該不合格產(chǎn)品中，有時會包含側(cè)面上的附著程度較小而通過修復(fù)等能夠成為合格產(chǎn)品的產(chǎn)品。但是，此時例如需要用肉眼確認判定為不合格產(chǎn)品的檢查體而判斷附著程度，這成為制造效率下降的原因。

另一方面，根據(jù)本實施方式，如上所述，通過阻止部DM抑制樹脂UF的擴展，因此，在本工序中，被判定為不合格產(chǎn)品的頻率會大幅下降。其結(jié)果，能夠提高半導(dǎo)體裝置的制造效率。

以上，根據(jù)實施方式對本發(fā)明進行了具體說明，但是，本發(fā)明并不只限于上述實施方式，可在不脫離本發(fā)明宗旨的范圍內(nèi)進行各種變更。

<變形例1>

例如，在上述實施方式中，在連接部密封工序中，作為密封使半導(dǎo)體設(shè)備和配線基板10電連接的連接部分的樹脂UF的配置方法，對在設(shè)備搭載工序之后供給樹脂UF的后注入方式的實施方式進行了說明。但是，連接部分的密封方法存在各種變形例。圖16是表示圖13的變形例的半導(dǎo)體裝置的制造工序的概要的說明圖。圖17是表示在圖16所示的密封材料配置工序中將樹脂材料配置在設(shè)備搭載區(qū)域的狀態(tài)的平面圖。圖18是表示在圖16所示的設(shè)備搭載工序中從背面?zhèn)劝磯喊雽?dǎo)體設(shè)備而使其搭載于配線基板上的狀態(tài)的放大剖視圖。

圖16所示的半導(dǎo)體裝置的制造方法與圖13所示的制造方法的不同點在于，在設(shè)備搭載工序之前包括密封材料配置工序。在本變形例中，在密封材料配置工序中，如圖17所示，在多個設(shè)備搭載區(qū)域DBR上分別配置相當于圖3所示的樹脂UF的密封材料NCL。密封材料NCL為絕緣性樹脂材料，并且具有在配置于設(shè)備搭載區(qū)域DBR上之后仍能維持形狀程度的粘性。并且，密封材料NCL由若施加能量其硬度變硬(高)的樹脂材料構(gòu)成，在本變形例中，例如包含熱固性樹脂。

并且，在本變形例中，在圖16所示的設(shè)備搭載工序中，如圖18所示，使按壓工具30接觸于半導(dǎo)體設(shè)備(圖18的例子中為存儲設(shè)備MC)的背面MCb并朝向配線基板10按壓半導(dǎo)體設(shè)備。換言之，在本變形例的設(shè)備搭載工序中，經(jīng)由半導(dǎo)體設(shè)備對密封材料NCL施加荷載，從而使半導(dǎo)體設(shè)備的多個突起電極SB2和配線基板10的多個焊盤14電連接。

并且，在本變形例中，在圖16所示的連接部密封工序中，使密封材料NCL固化，從而形成密封基于多個突起電極SB2的連接部分的樹脂UF。

如本變形例那樣，在將密封材料NCL配置于設(shè)備搭載區(qū)域DBR上之后，從密封材料NCL之上按壓半導(dǎo)體設(shè)備而進行搭載的方式與上述后注入方式不同，其被稱作預(yù)涂布方式(或者先配置方式)。

并且，固化前的密封材料NCL根據(jù)處理方法的不同可分為兩大類。其一為，由被稱作NCP(Non-Conductive Paste，非導(dǎo)電膏)的膏狀樹脂(絕緣材料膏)構(gòu)成，并從未圖示的噴嘴向設(shè)備搭載區(qū)域DBR涂布。其二為，由被稱作NCF(Non-Conductive Film，非導(dǎo)電膜)的預(yù)先形成為膜狀的樹脂(絕緣材料膜)構(gòu)成，并且以薄膜狀態(tài)搬運至設(shè)備搭載區(qū)域DBR并進行粘貼。

在使用絕緣材料膏(NCP)的情況下，在圖16所示的設(shè)備搭載工序中，若對密封材料NCL施加荷載，則膏狀的密封材料NCL向周圍擴展。因此，與上述實施方式中說明的樹脂UF相同，若密封材料NCL在配線基板10的上表面10t的周邊端部附近過度擴展，則密封材料NCL可能會越過配線基板10的上表面10t的周邊端部而到達側(cè)面。

因此，通過使用上述實施方式中說明的技術(shù)，能夠抑制膏狀的密封材料NCL的擴展。

另一方面，在使用絕緣材料膜(NCF)的情況下，其形狀保持性比絕緣材料膏(NCP)高(即，粘度高)。因此，與使用膏狀密封材料NCL時相比，在設(shè)備搭載工序中的擴展程度降低。但是，如上所述，在使用預(yù)涂布方式的情況下，在設(shè)備搭載工序中，對固化前的密封材料NCL施加荷載。因此，即使是在使用絕緣材料膜(NCF)時，優(yōu)選適用上述實施方式中說明的技術(shù)以通過阻止部DM抑制樹脂UF的擴展。

<變形例2>

并且，在上述實施方式中，作為阻止部DM的例子，如圖9所示，對阻止部DM為在絕緣膜17t上突出形成的壁(凸部)的情況進行了說明。但是，如圖19所示的變形例的阻止部DMT所示，可以將在配置于絕緣膜17t上的絕緣膜18上形成的槽圖案用作阻止部DM。圖19是圖9的變形例的半導(dǎo)體裝置的放大剖視圖。

圖19所示的半導(dǎo)體裝置PKG2與圖9所示的半導(dǎo)體裝置PKG1的不同點在于，具有形成在配線基板10的絕緣膜17t上的絕緣膜18、形成在絕緣膜18的槽圖案(即阻止部DMT)。在阻止部DMT為槽圖案時，即使槽圖案的邊緣(槽圖案的邊緣部分)通過表面張力未能阻擋住樹脂UF而樹脂UF流出到槽內(nèi)，通過阻止部DMT的內(nèi)壁能夠抑制該樹脂UF的繼續(xù)流出(向外側(cè)的進展)。

作為阻止部DMT的形成方法，例如，首先在絕緣膜17t上層疊樹脂膜(即絕緣膜18)。絕緣膜18可以是與絕緣膜17t相同的阻焊劑膜，也可以是組分與絕緣膜17t不同的樹脂膜。

并且，作為圖9的另一變形例，可以在絕緣膜17t上形成槽圖案，并將其用作阻止部DMT。但是，此時，若在與槽圖案在厚度方向上重疊的位置配置有配線12WL等導(dǎo)體圖案，則該導(dǎo)體圖案就會從絕緣膜17t露出。因此，從保護導(dǎo)體圖案的觀點出發(fā)，優(yōu)選層疊絕緣膜18。

<變形例3>

并且，例如在上述實施方式中說明的圖2所示的半導(dǎo)體裝置PKG1的半導(dǎo)體設(shè)備的布局是將若干個半導(dǎo)體設(shè)備配置在配線基板10的周邊端部附近的一個例子。因此，半導(dǎo)體設(shè)備的布局存在各種變形例。例如，即使在半導(dǎo)體設(shè)備只有一個的情況下，基于與其它電子元件的連接關(guān)系等原因，有時也會將半導(dǎo)體設(shè)備搭載于配線基板的偏靠周邊端部的位置。此時，通過適用上述實施方式中說明的技術(shù)，能夠抑制樹脂UF擴展到配線基板的周邊端部。

并且，例如，作為具有邏輯設(shè)備LC和四個存儲設(shè)備MC的半導(dǎo)體裝置的變形例，還可以有圖20所示的變形例。圖20是圖2的變形例的半導(dǎo)體裝置的平面圖。

在圖20所示的半導(dǎo)體裝置PKG3中，四個存儲設(shè)備MC分別搭載于具有四邊形平面形狀的配線基板10的靠角的位置，而邏輯設(shè)備LC則搭載于上表面10t的中央部。并且，在各個存儲設(shè)備MC與構(gòu)成配線基板10的上表面10t的周邊端部的各個基板邊之間設(shè)置有與利用圖10進行說明的設(shè)置在存儲設(shè)備M2周圍的阻止部DM相同結(jié)構(gòu)的阻止部DM。即，在各個存儲設(shè)備MC與構(gòu)成配線基板10的上表面10t的周邊端部的各個基板邊之間設(shè)置有阻止部DM，該阻止部DM具有沿基板邊10s1以及基板邊10s2延伸(換言之，沿Y方向延伸)的第1部分(圖10所示的阻止部DM2)和沿基板邊10s3以及基板邊10s4延伸(換言之，沿X方向延伸)的第2部分(圖10所示的阻止部DM3)。阻止部DM的上述第1部分和上述第2部分彼此連接在一起，從而形成為L字形的平面形狀。另外，俯視時，各個部分(第1部分、第2部分)的長度大于與各個部分相鄰的各個存儲設(shè)備MC的各個邊的長度。由此，能夠更加可靠地阻擋從設(shè)備區(qū)域流出的樹脂到達配線基板的周邊端部。

并且，在半導(dǎo)體裝置PKG3中，在基板邊10s1和基板邊10s2之間，以沿基板邊10s4排列的狀態(tài)配置有存儲設(shè)備M1以及存儲設(shè)備M3。并且，在基板邊10s1和基板邊10s2之間，以沿基板邊10s3排列的狀態(tài)配置有存儲設(shè)備M2以及存儲設(shè)備M4。并且，在基板邊10s3和基板邊10s4之間，以沿基板邊10s1排列的狀態(tài)配置有存儲設(shè)備M1以及存儲設(shè)備M2。在基板邊10s3和基板邊10s4之間，以沿基板邊10s2排列的狀態(tài)配置有存儲設(shè)備M3以及存儲設(shè)備M4。

并且，多個存儲設(shè)備MC彼此之間的間隔大于多個存儲設(shè)備MC和與各個存儲設(shè)備最近的基板邊之間的間隔。因此，在多個存儲設(shè)備MC之間并未設(shè)置有阻止部DM。因此，能夠抑制配置在各個存儲設(shè)備MC和配線基板10之間的樹脂UF越過阻止部DM。

并且，在邏輯設(shè)備LC和各個基板邊之間并未配置存儲設(shè)備MC。因此，在邏輯設(shè)備LC的周圍確保有用于配置連接于邏輯設(shè)備LC的配線路徑的空間。

并且，可以如下表述圖20所示的半導(dǎo)體裝置PKG3的結(jié)構(gòu)。即，在半導(dǎo)體裝置PKG3所具有的配線基板10的上表面10t，存儲設(shè)備M1搭載于基板邊10s1和基板邊10s2之間，且存儲設(shè)備M3搭載于存儲設(shè)備M1和基板邊10s2之間。并且，存儲設(shè)備M1和基板邊10s1之間的間隔小于存儲設(shè)備M1和存儲設(shè)備M3之間的間隔。并且，存儲設(shè)備M3和基板邊10s2之間的間隔小于存儲設(shè)備M1和存儲設(shè)備M3之間的間隔。并且，阻止部DM形成于存儲設(shè)備M1和基板邊10s1之間以及存儲設(shè)備M3和基板邊10s2之間，并且在存儲設(shè)備M1和存儲設(shè)備M3之間并未形成有阻止部DM。

可以如下表述圖20所示的半導(dǎo)體裝置PKG3的結(jié)構(gòu)。即，在半導(dǎo)體裝置PKG3所具有的配線基板10的上表面10t，存儲設(shè)備M1以及存儲設(shè)備M3均搭載于基板邊10s4和基板邊10s3之間。并且，存儲設(shè)備M1和基板邊10s4之間的間隔小于存儲設(shè)備M1和基板邊10s3之間的間隔。并且，存儲設(shè)備M3和基板邊10s4之間的間隔小于存儲設(shè)備M3和基板邊10s3之間的間隔。并且，在存儲設(shè)備M1和基板邊10s4之間形成有阻止部DM中的阻止部DM11。并且，在存儲設(shè)備M3和基板邊10s4之間形成有阻止部DM中的阻止部DM12。而且，如上所述，彼此相鄰的存儲設(shè)備M1和存儲設(shè)備M3之間的間隔大于一個存儲設(shè)備的大小(具體而言，“長邊”的大小)，因此阻止部DM11和阻止部DM12彼此分開。換言之，無需連接阻止部DM11和阻止部DM12。另外，在此舉例說明了存儲設(shè)備M1和存儲設(shè)備M3，但是上述布局中的存儲設(shè)備M1和存儲設(shè)備M2之間的關(guān)系、存儲設(shè)備M2和存儲設(shè)備M4之間的關(guān)系、存儲設(shè)備M3和存儲設(shè)備M4之間的關(guān)系均與之相同，因此省略說明。

<變形例4>

并且，在上述實施方式中，作為將半導(dǎo)體設(shè)備搭載于配線基板上并且使半導(dǎo)體設(shè)備和配線基板電連接的方法，舉例說明了倒裝片連接方式。但是，作為變形例，也可以將半導(dǎo)體設(shè)備以使半導(dǎo)體設(shè)備的與電極配置面相反一側(cè)的背面和配線基板的上表面對置的狀態(tài)搭載于配線基板上。

這種搭載方法被稱作面朝上安裝方式，例如，如圖7所示的例子所示，經(jīng)由電線BW使配線基板22WS和半導(dǎo)體設(shè)備(半導(dǎo)體芯片22)電連接。并且，在采用面朝上安裝方式時，半導(dǎo)體設(shè)備經(jīng)由粘接材料22DB搭載于配線基板22WS之上。該粘接材料22DB是將包含例如熱固性樹脂的膏狀樹脂材料固化而成的。因此，在將圖7所示的半導(dǎo)體芯片22(半導(dǎo)體設(shè)備)搭載于配線基板22WS的周邊端部附近時，粘接材料22DB會向配線基板22WS的周圍擴展。

此時，通過適用上述實施方式中說明的技術(shù)，能夠抑制粘接材料22DB擴展到配線基板22WS的側(cè)面。

<變形例5>

并且，在上述實施方式以及各個變形例中，對搭載于配線基板10的上表面10t上的多個半導(dǎo)體設(shè)備未被罩部件或散熱部件等其他部件覆蓋而裸露的實施方式進行了說明。但是，如圖21所示的半導(dǎo)體裝置PKG4那樣，也可以用其他部件覆蓋半導(dǎo)體設(shè)備。圖21是圖2的變形例的半導(dǎo)體裝置的俯視圖。并且，圖22是圖21的沿A-A線的剖視圖。

另外，在圖21中，為了表示半導(dǎo)體設(shè)備、樹脂UF、阻止部DM以及部件31在平面上的位置關(guān)系，用虛線示出了半導(dǎo)體設(shè)備、樹脂UF、阻止部DM以及部件31的支承部31SU的輪廓。并且，圖22雖為剖視圖，但是為了便于理解，省略了絕緣層13、絕緣膜17t、絕緣膜17b以及樹脂UF的剖面線。

圖21以及圖22所示的半導(dǎo)體裝置PKG4與圖2以及圖3所示的半導(dǎo)體裝置PKG1的不同點在于，以覆蓋各個半導(dǎo)體設(shè)備的整個背面的方式粘貼有部件31。

圖21以及圖22所示的部件31為向外部釋放積蓄在半導(dǎo)體設(shè)備(邏輯設(shè)備LC以及存儲設(shè)備MC)的熱量的散熱部件(散熱片)。部件31經(jīng)由粘接層32(參照圖22)粘貼在邏輯設(shè)備LC的背面LCb以及存儲設(shè)備MC的背面MCb。散熱片的面積越大，部件31的散熱效率也越高。因此，在圖21所示的例子中，部件31覆蓋各個半導(dǎo)體設(shè)備的整個背面，且俯視時，部件31的面積大于各個半導(dǎo)體設(shè)備的背面的面積。在圖21所示的例子中，部件31的面積與配線基板10的上表面10t(參照圖22)的面積相同，且大于各個半導(dǎo)體設(shè)備的背面面積的總和。另外，如圖22所示，存儲設(shè)備MC和配線基板10的上表面10t之間的間隙大于邏輯設(shè)備LC和配線基板10的上表面10t之間的間隙。換言之，存儲設(shè)備MC的安裝高度(從配線基板10的上表面10t到存儲設(shè)備MC的背面MCb為止的距離)大于邏輯設(shè)備LC的安裝高度(從配線基板10的上表面10t到邏輯設(shè)備LC的背面LCb為止的距離)。因此，可以使部件31經(jīng)由粘接層32僅粘貼于存儲設(shè)備MC的背面MCb。

如此在配線基板10上搭載面積與配線基板的面積大致相同的部件時，從提高部件31的固定強度的觀點出發(fā)，優(yōu)選使部件31具有支承部31SU。在圖21所示的例子中，支承部31SU為設(shè)置于部件31的在周邊部的框狀部分，其與覆蓋多個半導(dǎo)體設(shè)備的部分(主體部)形成為一體。但是，支承部31SU也可以形成為與上述主體部分體的部件。

并且，由于部件31在配線基板10的上表面10t(參照圖22)的中央部附近被半導(dǎo)體設(shè)備支承，因此優(yōu)選將支承部31SU安裝在部件31的周邊部。如圖22所示，在本變形例中，支承部31SU經(jīng)由粘接材料33粘接在包括構(gòu)成配線基板10的上表面10t的周邊端部的各個基板邊在內(nèi)的周邊部。上述周邊部包括位于阻止部DM和基板邊10s1之間的區(qū)域BR1。

在此，如在上述實施方式中說明的那樣，若樹脂UF擴展到配線基板10的上表面10t(參照圖22)的周邊端部，則區(qū)域BR1的平坦度會下降。此時，由于支承部31SU的粘接面的平坦度下降，因此難以將部件31相對于配線基板10平行地予以固定。

另外，如圖22所示，部件31經(jīng)由粘接層32(參照圖22)粘貼在邏輯設(shè)備LC的背面LCb以及存儲設(shè)備MC的背面MCb。粘接層32為通過添加多個例如金屬粒子等高導(dǎo)熱粒子而提高導(dǎo)熱特性的樹脂薄膜，其彈性比部件31的彈性低。因此，即使部件31并未與配線基板10完全平行，通過使粘接層32存在于半導(dǎo)體設(shè)備和部件31之間，也能夠?qū)⒉考?1和半導(dǎo)體設(shè)備連接。

然而，若樹脂UF擴展到支承部31SU的粘接區(qū)域?qū)е缕教剐韵陆?，則部件31相對于配線基板10的傾斜度就會增大，因此，有可能導(dǎo)致部件31和粘接層32無法接觸，或者半導(dǎo)體設(shè)備和粘接層32無法接觸。

此種情況會成為使半導(dǎo)體設(shè)備的散熱性下降的原因。尤其，邏輯設(shè)備LC的電力消耗比存儲設(shè)備MC的電力消耗大，因此其發(fā)熱量也比存儲設(shè)備的發(fā)熱量大。并且，若由邏輯設(shè)備LC、粘接層32、部件31構(gòu)成的散熱路徑斷開導(dǎo)致散熱效率下降，則邏輯設(shè)備LC的工作可能會變得不穩(wěn)定。

然而，通過適用上述實施方式中說明的技術(shù)，能夠抑制樹脂UF擴展到包括圖22所示的區(qū)域BR1在內(nèi)的配線基板10的上表面10t的周邊部。其結(jié)果，支承部31SU的粘接面的平坦性得到提高，因此能夠可靠地連接包括邏輯設(shè)備LC在內(nèi)的多個半導(dǎo)體設(shè)備和部件31。

在如同本變形例那樣將部件31搭載于配線基板上時，在圖13或圖16所示的連接部密封工序和焊球安裝工序之間，或者在焊球安裝工序和檢查工序之間進行部件31的搭載。

在此，在沿著圖21所示的配線基板10的構(gòu)成上表面10t(參照圖22)的周邊端部的四個基板邊連續(xù)形成有阻止部DM的情況下，若不以高精度對準部件31的支承部31SU和配線基板10，阻止部DM就會與支承部31SU接觸。

根據(jù)本變形例，在基板邊10s2和半導(dǎo)體設(shè)備之間以及在基板邊10s4和半導(dǎo)體設(shè)備之間并未設(shè)置有阻止部DM。因此，在將部件31安裝于配線基板10上時，能夠容易避免部件31的支承部31SU與阻止部DM接觸。

并且，由于并未設(shè)置多余的阻止部DM，因而能夠提高部件31的支承部31SU和配線基板10的粘接面積。由此，能夠加寬從各個設(shè)備經(jīng)由配線基板10到達部件31的散熱路徑，其結(jié)果，能夠進一步提高散熱效率。尤其，在部件31并未經(jīng)由粘接層32而粘貼在邏輯設(shè)備LC的情況下，要想使在邏輯設(shè)備LC中產(chǎn)生的熱量盡量傳遞(移動)到部件31，優(yōu)選在部件31上設(shè)置較大的支承部31SU，從而提高配線基板10和支承部31SU的粘接面積。

<變形例6>

并且，在上面對各種變形例進行了說明，但是，也可以將上述各個變形例組合使用。

另外，上述實施方式中記載的內(nèi)容的一部分可以概括如下：

(附記1)

半導(dǎo)體裝置的制造方法包括如下工序：

(a)準備具有第1面、形成于所述第1面的第1絕緣膜以及形成于所述第1絕緣膜的第1阻止部的配線基板；

(b)將第1半導(dǎo)體設(shè)備搭載于所述配線基板的所述第1面上；

(c)在所述第1絕緣膜和所述第1半導(dǎo)體設(shè)備之間配置第1樹脂，

其中，所述第1面具有第1邊以及位于與所述第1邊相對的一側(cè)的第2邊，

在所述(b)工序中，所述第1半導(dǎo)體設(shè)備以俯視時所述第1半導(dǎo)體設(shè)備和所述第1邊之間的間隔小于所述第1半導(dǎo)體設(shè)備和所述第2邊之間的間隔的方式搭載于所述配線基板的所述第1面上，

所述第1阻止部形成在所述第1半導(dǎo)體設(shè)備和所述第1邊之間，而在所述第1半導(dǎo)體設(shè)備和所述第2邊之間并未形成有所述第1阻止部。

(附記2)

半導(dǎo)體裝置的制造方法包括如下工序：

(a)準備具有第1面、形成于所述第1面的第1絕緣膜以及形成于所述第1絕緣膜的第1阻止部的配線基板；

(b)將第1樹脂配置在所述配線基板的所述第1面上；

(c)向所述第1樹脂按壓第1半導(dǎo)體設(shè)備，從而將所述第1半導(dǎo)體設(shè)備搭載于所述配線基板上，

其中，所述第1面具有第1邊以及位于與所述第1邊相對的一側(cè)的第2邊，

在所述(b)工序中，所述第1半導(dǎo)體設(shè)備以俯視時所述第1半導(dǎo)體設(shè)備和所述第1邊之間的間隔小于所述第1半導(dǎo)體設(shè)備和所述第2邊之間的間隔的方式搭載于所述配線基板的所述第1面上，

所述第1阻止部形成在所述第1半導(dǎo)體設(shè)備和所述第1邊之間，而在所述第1半導(dǎo)體設(shè)備和所述第2邊之間并未形成有所述第1阻止部。

(附記3)

半導(dǎo)體裝置具備：

配線基板，其具有第1面、形成于所述第1面的第1絕緣膜以及形成于所述第1絕緣膜的阻止部；

第1半導(dǎo)體設(shè)備以及第2半導(dǎo)體設(shè)備，其搭載于所述配線基板的所述第1面上；

第1樹脂，其位于所述第1絕緣膜和所述第1半導(dǎo)體設(shè)備之間；

第2樹脂，其位于所述第1絕緣膜和所述第2半導(dǎo)體設(shè)備之間，

其中，所述第1面具有第1邊以及位于與所述第1邊相對的一側(cè)的第2邊，

在所述第1面，所述第1半導(dǎo)體設(shè)備搭載于所述第1邊和所述第2邊之間，并且所述第2半導(dǎo)體設(shè)備搭載于所述第1半導(dǎo)體設(shè)備和所述第2邊之間，

所述第1半導(dǎo)體設(shè)備和所述第1邊之間的間隔小于所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間的間隔，

所述第2半導(dǎo)體設(shè)備和所述第2邊之間的間隔小于所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間的間隔，

所述阻止部形成于所述第1半導(dǎo)體設(shè)備和所述第1邊之間以及所述第2半導(dǎo)體設(shè)備和所述第2邊之間，并且在所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間并未形成有所述阻止部。

(附記4)

半導(dǎo)體裝置具備：

配線基板，其具有第1面、形成于所述第1面的第1絕緣膜以及形成于所述第1絕緣膜的阻止部；

第1半導(dǎo)體設(shè)備以及第2半導(dǎo)體設(shè)備，其搭載于所述配線基板的所述第1面上；

第1樹脂，其位于所述第1絕緣膜和所述第1半導(dǎo)體設(shè)備之間；

第2樹脂，其位于所述第1絕緣膜和所述第2半導(dǎo)體設(shè)備之間，

其中，所述第1面具有第1邊以及位于與所述第1邊相對的一側(cè)的第2邊，

在所述第1面，所述第1半導(dǎo)體設(shè)備以及所述第2半導(dǎo)體設(shè)備搭載于所述第1邊和所述第2邊之間，

所述第1半導(dǎo)體設(shè)備和所述第1邊之間的間隔小于所述第1半導(dǎo)體設(shè)備和所述第2邊之間的間隔以及所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間的間隔，

所述第2半導(dǎo)體設(shè)備和所述第1邊之間的間隔小于所述第2半導(dǎo)體設(shè)備和所述第2邊之間的間隔以及所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間的間隔，

所述第1半導(dǎo)體設(shè)備和所述第2半導(dǎo)體設(shè)備之間的間隔大于所述第1半導(dǎo)體設(shè)備以及所述第2半導(dǎo)體設(shè)備中的一個設(shè)備的大小，

在所述第1半導(dǎo)體設(shè)備和所述第1邊之間形成有所述阻止部中的第1阻止部，

在所述第2半導(dǎo)體設(shè)備和所述第1邊之間形成有所述阻止部中的第2阻止部，

所述第1阻止部和所述第2阻止部彼此分開。