本發(fā)明涉及集成電路制造領(lǐng)域，尤其涉及一種應(yīng)用于低電容密度電容測試結(jié)構(gòu)的版圖布局優(yōu)化方法。

背景技術(shù)：

由于高壓平臺工作電壓高，器件柵氧厚度厚(高壓柵氧厚度～1000??；低壓柵氧厚度～80Α)，受電性測試機臺精度的限制，高壓MOS電容想準(zhǔn)確測試，從公式C＝(εS)/(4πkd)看，需大面積兩極板正對面積。

其中：

ε：介質(zhì)介電電常數(shù)(相對介電常數(shù))

δ：真空中的絕對介電常數(shù)＝8.86×F/m

k：靜電力常量，k＝8.9880×10，單位：Nm/C(牛頓·米²/庫侖²)

π：3.1415926……

S：兩極板正對面積

d：兩極板間垂直距離

然而，高壓MOS柵氧電容測試結(jié)構(gòu)，要準(zhǔn)確測試所需面積大約10⁴um²。對于此類低電容密度MOS柵氧電容測試結(jié)構(gòu)，如果擺放在金屬襯墊之間器件會與襯墊重疊，襯墊和器件之間會產(chǎn)生寄生電容。

通常，高壓MOS電容值約E^-12F～E^-11F；金屬襯墊與多晶硅柵間的寄生電容C＝(εS)/d≈E^-13F～E^-12F，寄生電容對測試值影響一般在10％左右。

本領(lǐng)域技術(shù)人員清楚，對于此類低電容密度測試器件，需考慮到金屬襯墊對器件影響，傳統(tǒng)的布線方法采用加長測試模塊長度來擺放器件。

請參閱圖1，圖1傳統(tǒng)的低電容密度MOS電容布局方式示意圖。其中，1為外邊框(frame)；2為金屬線；3為多晶硅柵(電容的上極板)；4為有源區(qū)(電容的下極板)，上下極板間是氧化隔離層；5為通孔。如圖所示，該金屬布線方法通過增加測試模塊長度將器件擺放在所有金屬襯墊的后方，即同測試探針相接觸的12個Pad(Pad1,Pad2,…Pad12,)與器件平鋪布置，這種通過增加高壓MOS柵氧電容測試結(jié)構(gòu)占用芯片面積的方法，電容密度低，所需面積大，不利于節(jié)省切割道及芯片面積。

因此，對于高壓MOS柵氧電容測試結(jié)構(gòu)，業(yè)界急需通過對其版圖的布局優(yōu)化來降低寄生電容，顯得至關(guān)重要。

技術(shù)實現(xiàn)要素：

為了克服以上問題，本發(fā)明旨在提供一種應(yīng)用于低電容密度測試結(jié)構(gòu)的版圖布局優(yōu)化方法，該方法通過將器件與金屬襯墊重疊排布，在不改變器件版圖設(shè)計和工藝流程的前提下，大大節(jié)省了切割道面積；且通過布局優(yōu)化降低寄生電容，提高了測試精度。

為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

本發(fā)明提供一種低電容密度電容測試結(jié)構(gòu)的版圖布局方法，所述低電容密度電容測試結(jié)構(gòu)包括位于外邊框中的器件和金屬襯墊組；所述器件包括金屬線、作為電容的上極板多晶硅柵、作為電容的下極板有源區(qū)、位于上下極板間的氧化隔離層和通孔；其中，所述金屬襯墊組包括與所述有源區(qū)相連的第一金屬襯墊、與所述多晶硅柵相連的第二金屬襯墊，以及測試時僅與所述探針組中測試探針相連的第三金屬襯墊；其包括：

將所述器件擺放在所述金屬襯墊組正下方，在版圖平面上兩者重疊；

在測試時，通過所述探針組中相應(yīng)的測試探針給與所述第二金屬襯墊加和所述多晶硅柵相同的電壓，以避免引入寄生電容；其中，所述第一金屬襯墊和所述第三金屬襯墊與所述探針組中各自相應(yīng)的測試探針相接觸。

優(yōu)選地，所述第一金屬襯墊不與多晶硅柵重疊；所述第二金屬襯墊和所述第三金屬襯墊位于多晶硅柵的上方。

優(yōu)選地，所述第一金屬襯墊、所述第二金屬襯墊和所述第三金屬襯墊為多個。

優(yōu)選地，所述第一金屬襯墊通過所述通孔與所述有源區(qū)相連。

優(yōu)選地，分別位于所述有源區(qū)上方的多個所述第一金屬襯墊間通過所述金屬線相連。

優(yōu)選地，所述探針組包括12個測試探針。

優(yōu)選地，所述的低電容密度電容測試結(jié)構(gòu)的版圖布局方法還包括，將所述第三金屬襯墊的內(nèi)層金屬層去掉以避免引入寄生電容。

從上述技術(shù)方案可以看出，本發(fā)明提供的低電容密度電容測試結(jié)構(gòu)的版圖布局優(yōu)化方法，通過改動和刪除后道金屬線，實現(xiàn)器件與金屬襯墊重疊排布，大大節(jié)省器件占用切割道的面積，相較于現(xiàn)有技術(shù)的版圖布局方法可節(jié)省50％的切割道面積。

附圖說明

圖1為現(xiàn)有技術(shù)中低電容密度MOS電容的布局方式示意圖

圖2為本發(fā)明實施例中低電容密度MOS電容測試結(jié)構(gòu)的版圖布局方式示意圖

具體實施方式

體現(xiàn)本發(fā)明特征與優(yōu)點的實施例將在后段的說明中詳細敘述。應(yīng)理解的是本發(fā)明能夠在不同的示例上具有各種的變化，其皆不脫離本發(fā)明的范圍，且其中的說明及圖示在本質(zhì)上當(dāng)做說明之用，而非用以限制本發(fā)明。

以下結(jié)合附圖，通過具體實施例對本發(fā)明的低電容密度電容測試結(jié)構(gòu)的版圖布局方法作進一步詳細說明。如前所述，本發(fā)明通過改善器件金屬布局方法，在不改變器件版圖設(shè)計和工藝流程的前提下，大大節(jié)省了器件占用切割道的面積。

請參閱圖2，圖2為本發(fā)明實施例中低電容密度MOS電容測試結(jié)構(gòu)的版圖布局方式示意圖。如圖所示，與現(xiàn)有技術(shù)相同的是，本發(fā)明低電容密度電容測試結(jié)構(gòu)位于外邊框1中的器件和金屬襯墊組；該器件包括金屬線2、作為電容的上極板多晶硅柵3、作為電容的下極板有源區(qū)4、位于上下極板間的氧化隔離層和通孔5；其中，該金屬襯墊組包括與有源區(qū)4相連的第一金屬襯墊、與金屬線2相連的第二金屬襯墊，以及測試時僅與探針組中測試探針(圖未示)相連的第三金屬襯墊。

與現(xiàn)有技術(shù)不同的是，在本發(fā)明實施例中，是將器件擺放在第一金屬襯墊、第二金屬襯墊和第三金屬襯墊正下方，在版圖平面上兩者重疊(如圖2所示)。通常情況下，探針組包括12個測試探針，同測試探針相接觸的12個Pad(Pad1,Pad2,…Pad12,)均被布置在器件的上方。較佳地，第一金屬襯墊位于有源區(qū)的上方；第二金屬襯墊和第三金屬襯墊位于多晶硅柵的上方。

此外，12個Pad(Pad1,Pad2,…Pad12,)中可以包括至少一個第一金屬襯墊、第二金屬襯墊和第三金屬襯墊。也就是說，第一金屬襯墊、第二金屬襯墊和第三金屬襯墊可以根據(jù)需要設(shè)計為多個。

請參閱圖2，圖2為本發(fā)明實施例中低電容密度MOS電容測試結(jié)構(gòu)的版圖布局方式示意圖。在本發(fā)明的實施例中，低電容密度電容測試結(jié)構(gòu)的版圖布局方法還可以包括將第三金屬襯墊的內(nèi)層金屬層去掉以避免引入寄生電容。如圖所示，6表示沒有刪除金屬層的襯墊；7表示刪除內(nèi)層金屬的襯墊。沒有刪除金屬層的襯墊6為第一金屬襯墊和第二金屬襯墊，刪除了內(nèi)層金屬的襯墊7為第三金屬襯墊。

具體地，在一些較佳的實施例中，本發(fā)明的低電容密度電容測試結(jié)構(gòu)的版圖布局方法可以包括如下步驟：

首先，將多晶硅柵3通過金屬線2和第二金屬襯墊Pad2引出，使第二金屬襯墊Pad2與多晶硅柵3同電位可消除第二金屬襯墊Pad2與多晶硅柵3間的寄生電容(也可通過多個第二金屬襯墊Pad與多晶硅柵3共接來消除寄生電容)。

然后，將有源區(qū)4通過引線連接到與器件多晶硅柵3無重疊的第一金屬襯墊Pad1和/或第一金屬襯墊Pad12上。較佳地，第一金屬襯墊Pad1和第一金屬襯墊Pad12直接通過通孔與有源區(qū)4相連，第一金屬襯墊Pad1和第一金屬襯墊Pad12間通過引線連接。

最后，將與器件多晶硅柵重疊而未與多晶硅柵共接的第三金屬襯墊(如圖2所示，Pad(Pad3,Pad4,…Pad11,)的底層金屬刪除保留頂層金屬，避免引入寄生電容。

在測試時，通過探針組中相應(yīng)的測試探針給與器件重疊的第二金屬襯墊Pad2加和多晶硅柵3相同的電位，來避免引入寄生電容；其中，第一金屬襯墊Pad1和Pad12和第三金屬襯墊Pad3,Pad4,…Pad11與探針組中各自相應(yīng)的測試探針相接觸。

綜上所述，本發(fā)明提供的布局方法所用面積只相當(dāng)于傳統(tǒng)排列面積的1/2，很好的節(jié)省了芯片面積。

以上的僅為本發(fā)明的實施例，實施例并非用以限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護范圍內(nèi)。