本發(fā)明實施例一般地涉及半導體技術領域，更具體地，涉及非易失性存儲器及其制造方法。

背景技術：

非易失性存儲器是能夠在關掉電源時保留嵌入數(shù)據(jù)的一種存儲器。此外，已經發(fā)現(xiàn)非易失存儲器在數(shù)據(jù)存儲和電子控制器的領域中的許多應用。由于該器件尺寸不斷縮小，因此需要相應地減小非易失性存儲器的功耗和制造成本。此外，也需要非易失性存儲器與邏輯電路集成在高效和經濟的架構內。因此，可能期望改進現(xiàn)有結構和制造方法，以便解決以上需要。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種非易失性存儲器，包括：半導體襯底；第一層，具有第一摻雜劑類型并位于所述半導體襯底中；第一阱區(qū)，具有第二摻雜劑類型并位于所述第一層上方；第二阱區(qū)，具有所述第一摻雜劑類型；第三阱區(qū)，具有所述第二摻雜劑類型，位于所述第一層上方并且與所述第一阱區(qū)間隔開，所述第二阱區(qū)設置在所述第一阱區(qū)與所述第三阱區(qū)之間并且向下延伸至所述第一層；以及第一柵極層，在所述第一阱區(qū)、所述第二阱區(qū)和所述第三阱區(qū)上方延伸。

根據(jù)本發(fā)明的另一方面，提供了一種非易失性存儲器，包括：半導體襯底；第一層，具有第一摻雜劑類型并位于所述半導體襯底中；第一晶體管，位于在第二摻雜劑類型的第一阱區(qū)上；第一電容器，位于第一摻雜劑類型的第二阱區(qū)上；以及第二電容器，位于所述第二摻雜劑類型的第三阱區(qū)上，所述第一阱區(qū)和所述第三阱區(qū)被所述第二阱區(qū)和所述第一層圍繞。

根據(jù)本發(fā)明的又一方面，提供了一種用于制造非易失性存儲單元的方法，所述方法包括：提供半導體襯底；在所述半導體襯底中形成第一摻雜劑類型的第一層；在所述第一層上方形成所述第一摻雜劑類型的第一阱區(qū)并且所述第一阱區(qū)延伸至所述第一層；以及在所述第一層上方形成第二摻雜劑類型的第二阱區(qū)和第三阱區(qū)。

附圖說明

當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的方面。應該強調的是，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。

圖1A是根據(jù)一些實施例的非易失性存儲單元的示意圖。

圖1B示出了根據(jù)一些實施例的沿線AA'截取的圖1A的非易失性存儲單元的截面圖。

圖1C是根據(jù)一些實施例的非易失性存儲陣列的俯視圖。

圖1D示出了根據(jù)一些實施例的沿線BB'截取的圖1C的非易失性存儲陣列的截面圖。

圖2A示出了根據(jù)一些實施例的非易失性存儲單元的示意圖。

圖2B示出了根據(jù)一些實施例的沿線CC'截取的圖2A的非易失性存儲單元的截面圖。

圖3是根據(jù)一些實施例的非易失性存儲陣列的俯視圖。

圖4A是根據(jù)一些實施例的在圖1A中的非易失性存儲單元的編程操作的示意圖。

圖4B是根據(jù)一些實施例的非易失性存儲單元的擦除操作的示意圖。

圖5示出了根據(jù)一些實施例的制造非易失性存儲單元的流程圖。

具體實施方式

以下公開內容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。例如，在下面的描述中第一部件形成在第二部件上方或者上可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件之間形成附加部件，使得第一和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復參考數(shù)字和/或字母。該重復是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關系。

而且，為了便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應的解釋。

非易失性存儲器包括配置有浮置柵極的雙柵極結構，并且通過寫操作提供或減小其中用作數(shù)據(jù)的電荷。此外，實施讀取操作以根據(jù)浮置柵極中的電荷狀態(tài)檢測電流變化。在寫操作中，編程或擦除電壓通常很高以為電荷提供驅動能力。在設計和制造存儲單元時，應當注意防止用于寫操作的存儲單元中的不期望的短路或導電路徑。此外，該非易失性存儲單元通常要求利用最少數(shù)量的制造步驟與其他邏輯電路集成以節(jié)省成本。

在本公開內容中，討論非易失性存儲單元，其中當施加高寫入電壓時管理可能的電流泄漏。此外，在不引起附加加工步驟的情況下同時實施該存儲單元與其他邏輯電路。結果，所提出的存儲單元通過可行的集成架構在泄漏減少方面是有效的。

圖1A示出了非易失性存儲單元100的示意圖。該非易失性存儲單元100包括第一晶體管101、第二晶體管109、第一電容器103和第二電容器105。第二晶體管109包括第一柵極120a，第一柵極102a為延伸的柵極層120的一部分。進一步地，該延伸的柵極層120為浮置柵極，該延伸的柵極層120由第二晶體管109、第一電容器103和第二電容器105共享，并且該延伸的柵極層120被配置為存儲正電荷或負電荷作為信息數(shù)據(jù)。此外，第二晶體管109包括第二柵極130，該第二柵極被配置為用作選擇柵極并且接收用于使能第一晶體管101的選擇信號。浮置柵極120或選擇柵極130可包括導電材料，諸如多晶硅、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料和/或它們的組合。

非易失性存儲單元100包括設置在第一阱區(qū)102中并且由第一晶體管101和第二晶體管109共享的第一有源區(qū)112。此外，第二晶體管109的第一柵極區(qū)120a設置在第一有源區(qū)112的上方。因此，第一有源區(qū)112與第一晶體管101和第二晶體管109這二者重疊。根據(jù)第一有源區(qū)112的導電性或摻雜劑類型，第一晶體管101或第二晶體管109可為P溝道晶體管或N溝道晶體管。在一個實施例中，第一阱區(qū)102摻雜有第一摻雜劑類型，諸如硼或BF₂的P型摻雜劑。在其他實施例中，第一有源區(qū)112摻雜有第二摻雜劑類型，諸如磷或砷的N型摻雜劑。第一有源區(qū)112包括源極區(qū)、漏極區(qū)以及在這二者之間的溝道區(qū)。此外，第一有源區(qū)112包括在其上形成的接觸件141和142，優(yōu)選地，分別在源極區(qū)和漏極區(qū)上。此外，第一有源區(qū)112的溝道區(qū)(為標號)定位在在第一阱區(qū)102中的介于第一有源區(qū)112的漏極/源極區(qū)之間的浮置柵極120下方。

第一電容器103形成在金屬氧化物半導體場效應晶體管(MOSFET)結構中并且包括設置在第二阱區(qū)104中的第二有源區(qū)114。此外，第一電容器103包括在第二有源區(qū)114的源極區(qū)和漏極區(qū)上形成的第二接觸件143和144。此外，第一電容器103包括在浮置柵極120的第一柵極區(qū)120a與第三柵極區(qū)120c之間的第二柵極區(qū)120b。在一個實施例中，第二接觸件143和144通過布線或其他連接件電連接以用作非易失性存儲單元100的擦除柵極的輸入。

相似地，第二電容器105形成在MOSFET結構中并且包括設置在第三阱區(qū)106中的第三有源區(qū)116。此外，第二電容器105包括在第三有源區(qū)116的源極區(qū)和漏極區(qū)上形成的第三接觸件145和146。此外，第二電容器105包括第三柵極區(qū)120c，第三柵極區(qū)120c是浮置柵極120的一部分。在一個實施例中，第二接觸件145和146通過布線或其他連接件電連接以用作非易失性存儲單元100的編程柵極的輸入。

在一個實施例中，第二阱區(qū)104摻雜有與第一阱區(qū)102不同的摻雜劑類型。例如，第二阱區(qū)104摻雜有N型摻雜劑。在另一個實施例中，第三阱區(qū)106摻雜有與第一阱區(qū)102相同的摻雜劑類型，例如P型摻雜劑。在一些實施例中，為了簡化和清楚，圖1B示出了在圖1A未示出的一些元件(諸如隔離區(qū))。

圖1B示出了根據(jù)一些實施例的沿線AA'截取的圖1A的非易失性存儲單元100的截面圖。參照圖1A和圖1B，非易失性存儲單元100包括半導體襯底150、第一層152、第一摻雜區(qū)162、第二摻雜區(qū)164、隔離區(qū)166和168、以及絕緣層140。

半導體襯底150包括元素半導體，諸如晶體結構的硅或鍺；化合物半導體，諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或它們的組合。在一些實施例中，半導體襯底150也包括絕緣體上硅(SOI)襯底。一些示例性襯底包括絕緣層。絕緣層包括任何合適的材料，合適的材料包括氧化硅、藍寶石、其他合適的絕緣材料和/或它們的組合。

第一層152設置在半導體襯底150中。在一個實施例中，第一層152形成為掩埋層或深阱區(qū)。此外，第一層152被配置為用作隔離層，以使由設置在其他區(qū)域(未示出)中的不同電路導致的噪聲可被該隔離層阻擋。因此，可更好地保持非易失性存儲單元100的電性能。在一個實施例中，第一層152摻雜有與半導體襯底150不同的摻雜劑類型。例如，在P型半導體襯底150中，第一層152摻雜有N型摻雜劑。此外，第一層152形成在第一阱區(qū)102、第二阱區(qū)104或第三阱區(qū)106下面，因此導致深N阱。

隔離區(qū)166被配置為提供在第一有源區(qū)112與第二有源區(qū)114之間、以及在第三有源區(qū)114與第三有源區(qū)116之間的電隔離。此外，非易失性存儲單元100還包括用于與相鄰的非易失性存儲單元電隔離的隔離區(qū)168。在一個實施例中，隔離區(qū)166和168包括淺溝槽隔離(STI)結構。在一個實施例中，隔離區(qū)166和168可鄰近第一有源區(qū)112、第二有源區(qū)114或第三有源區(qū)116。用于隔離區(qū)166和168的合適的材料包括氧化硅、氮化硅、氮氧化硅、氣隙、或它們的組合。

絕緣層140設置在下面的第一阱區(qū)102、第二阱區(qū)104和第三阱區(qū)106中的每一個與浮置柵極120之間。在一些實施例中，絕緣層140被配置為在浮置柵極120下面的不連續(xù)層。例如，絕緣層140可設置在第一晶體管101和第二晶體管109的各自的溝道區(qū)上方。在一些實施例中，絕緣層140設置在第一有源區(qū)112、第二有源區(qū)114和第三有源區(qū)116中的每一個與浮置柵極120之間。

示例性絕緣層140包括氧化硅(例如，熱氧化物或化學氧化物)和/或氮氧化硅(SiON)。絕緣層140包括諸如氧化硅、氮化硅、氮氧化硅、高k介電材料的介電材料、其他合適的介電材料和/或它們的組合。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其他合適的高k介電材料和/或它們的組合。

第一電容器103用于存儲電荷，其中兩個導電極板通過絕緣層140間隔開，其中第二柵極區(qū)120b用作一個極板，并且第二有源區(qū)114用作另一極板。相似地，第二電容器105用于存儲電荷，其中兩個導電極板通過絕緣層140間隔開，其中第三柵極區(qū)120c用作一個極板，并且第二有源區(qū)116用作另一極板。

在本實施例中，第二阱區(qū)104摻雜有與其相鄰的阱區(qū)102和106不同的摻雜劑類型。在一個實施例中，第二阱區(qū)104摻雜有N型摻雜劑，而第一阱區(qū)102和第三阱區(qū)106摻雜有P型摻雜劑。結果，界面p-n結172形成在第一阱區(qū)102與第二阱區(qū)104之間。相似地，界面p-n結174形成在第二阱區(qū)104與第三阱區(qū)106之間。

在一些實施例中，第一摻雜區(qū)162和第二摻雜區(qū)164被配置為具有P型摻雜劑的輕摻雜區(qū)。在一些實施例中，第一摻雜區(qū)162和第二摻雜區(qū)164填充有與半導體襯底150相同的材料。此外，第二阱區(qū)104和第一層152摻雜有相同類型的摻雜劑(諸如N型摻雜劑)。因此，界面p-n結176沿第一層152的表面176a形成在第一摻雜區(qū)162與第一層152之間。相似地，界面p-n結178沿第一層152的表面178a形成在第二摻雜區(qū)164與第一層152之間。

在一個實施例中，施加第一電容器103的擦除柵極正電壓高于施加給第一晶體管101、第二晶體管109或第二電容器105的編程柵極的端子的電壓。結果，p-n結172、174、176和178被反向偏置。流經第一電容器103的電流被抑制通過p-n結172、174、176和178。因此，給定低于擊穿電壓(諸如18伏)的正常操作要求，阻擋不希望的電流從第二阱區(qū)104流動到第一阱區(qū)102或第三阱區(qū)106中。第一晶體管101、第二晶體管109或第二電容器105的端點電勢因此不會受不希望的泄漏電流的影響或偏離并且能夠保持穩(wěn)定。結果，在該高擦除電壓下維持非易失性存儲單元100的正常寫操作。

在一些實施例中，第二阱區(qū)104具有比第一阱區(qū)102或第三阱區(qū)106更深的深度。此外，第二阱區(qū)104向下延伸至第一層152，以使第二阱區(qū)104的至少一部分到達第一層152。因此，第一摻雜區(qū)域162和第二摻雜區(qū)域164通過第二阱區(qū)104彼此間隔開。此外，存在至少一個p-n結，諸如設置在第一摻雜區(qū)162與第二摻雜區(qū)164之間的結172或174。

可替代地，第一阱區(qū)102被具有不同摻雜劑類型的區(qū)從其橫向覆蓋。而且，第三阱區(qū)106被具有不同摻雜劑類型的區(qū)從其橫向覆蓋。在上述情況中，除了隔離區(qū)166和168之外，第一阱區(qū)102或第三阱區(qū)106分別被第二阱區(qū)104或第一層152至第一摻雜區(qū)162和第二摻雜區(qū)164環(huán)繞。

圖1C是根據(jù)一些實施例的非易失性存儲陣列10的俯視圖。參照圖1C，該非易失性存儲陣列10包括多個非易失性存儲單元，例如，在圖1A中的存儲單元100。該非易失性存儲陣列10進一步包括緊鄰非易失性存儲單元100的另一個非易失性存儲單元180，然而在圖1C中僅示出了非易失性存儲單元180的一部分。非易失性存儲單元100和180在結構上相似并且設置成陣列。在一些實施例中，非易失性存儲陣列10可包括沿x軸或y軸方向布置的更多非易失性存儲單元。此外，與第一阱區(qū)102相似，該非易失性存儲單元180包括與第一晶體管、第二晶體管、電容器結構或阱區(qū)相關聯(lián)的第四阱區(qū)202。

如圖1C所示，非易失性存儲單元100的側面是第五阱區(qū)204和第六阱區(qū)124。進一步地，第五阱區(qū)204和第六阱區(qū)124圍繞第一阱區(qū)102、第二阱區(qū)104和第三阱區(qū)106。在一些實施例中，第五阱區(qū)204和第六阱區(qū)124摻雜由與第二阱區(qū)104相同的摻雜劑類型。如前所述，具有相反摻雜劑類型的兩個相鄰阱區(qū)的布置將在兩個阱區(qū)的交界處產生p-n結。因此，由于具有P型摻雜劑的第一阱區(qū)102以及第三阱區(qū)106與N型阱區(qū)104和204是連續(xù)的，所以當?shù)诙鍏^(qū)104接收高正電壓并且第一阱區(qū)102和第三阱區(qū)106接地時，在其間形成的反向偏置p-n結用于防止不希望的泄漏電流流入第一晶體管101或第二晶體管109中。在第一晶體管101或第二晶體管109的端部處的電勢因此保持不受干擾。相似地，由于具有P型摻雜劑的第三阱區(qū)106與N型阱區(qū)104和204是連續(xù)的，所以當?shù)诙鍏^(qū)104接收高正電壓并且第三阱區(qū)106接地時，在其間形成的反向偏置p-n結用于防止泄漏電流流入第三阱區(qū)106中。因此，第二電容器105的編程柵極電壓保持不受干擾。在這種反向偏置情況中，第一晶體管101、第二晶體管109和第二電容器105通過第一電容器103和第一層152限定并且被第一電容器103和第一層152電隔離。

在一些實施例中，第五阱區(qū)204和第六阱區(qū)124被視為第二阱區(qū)104的延伸部分。因此，第二阱區(qū)104覆蓋第一阱區(qū)102和第三阱區(qū)106的橫向部分。在其他實施例中，還參見圖1A和圖1B，隔離區(qū)166可被配置為延伸以環(huán)繞第一有源區(qū)112、第二有源區(qū)114和第三有源區(qū)116。相似地，隔離區(qū)168可被配置為延伸以環(huán)繞第一有源區(qū)112或第三有源區(qū)116。在這種情況中，第五阱區(qū)204可與隔離區(qū)166或168下面的第一阱區(qū)102或第三阱區(qū)106接觸。因此，由此形成的p-n結的區(qū)域將通過向下延伸的隔離區(qū)166和168而減小。

在一個實施例中，非易失性存儲陣列10包括圍繞第四阱區(qū)202的一部分的第七阱區(qū)206。在一些實施例中，第七阱區(qū)206摻雜有與第五阱區(qū)204或第六阱區(qū)124相同類型的摻雜劑，例如N型摻雜劑。因此，第四阱區(qū)202在反向偏置電壓下與非易失性存儲單元100電隔離。通過用于泄漏電流管理的這種布置，可以理想的方式控制在非易失性存儲陣列10中的泄漏電流。有效地，通過施加至某個存儲單元的高電壓的擦除操作不會影響相同的存儲單元或相鄰存儲單元的其他端子上的電勢。

圖1D示出了根據(jù)一些實施例的沿線BB'截取的圖1C的非易失性存儲陣列的截面圖。參照圖1D，與第二阱區(qū)104的情況類似，設置在非易失性存儲單元100的外側周界處的第六阱區(qū)124延伸至第一層152。此外，p-n結172b存在于第一阱區(qū)102和第一摻雜區(qū)162的P型區(qū)以及N型第六阱區(qū)124之間的交界處，并且p-n結172a存在于第一阱區(qū)102和第一摻雜區(qū)162的P型區(qū)以及N型第二阱區(qū)104之間的交界處。此外，p-n結176存在于P型第一摻雜區(qū)162與N型第一層152之間的交界處。由此，第一阱區(qū)102和第一摻雜區(qū)162基本上被p-n結172a、172b和176包圍。

同樣地，p-n結174a存在于第三阱區(qū)106和第二摻雜區(qū)164的P型區(qū)以及N型第二阱區(qū)104之間的交界處，并且p-n結174b存在于第三阱區(qū)106和第二摻雜區(qū)164的P型區(qū)以及N型第六阱區(qū)124之間的交界處。此外，p-n結178存在于P型第二摻雜區(qū)164與N型第一層152之間的交界處。由此，第三阱區(qū)106和第二摻雜區(qū)164基本上被p-n結174a、174b和178包圍。

如前所討論，p-n結出現(xiàn)在P型阱區(qū)和N型阱區(qū)之間的交界處。在解決非易失性存儲單元的電流泄漏問題的現(xiàn)有方法中，額外的深P阱可被配置在第一N型掩埋層與上面的阱區(qū)結構之間。因此，通過中間深P阱的幫助，N型阱區(qū)不會與下面的N型掩埋層發(fā)生短路。然而，盡管能夠管理電流泄漏，但是用于深P阱的制造工藝與邏輯電路的目前的工藝流程不兼容，因為在邏輯電路設計中通常不使用深P型阱。結果，由于附加操作，諸如光刻掩模、蝕刻和注入操作，制造成本和產量可能不是期望的。通過比較，所提出的N型阱區(qū)104與N型阱區(qū)124和N型第一層152結合在不引入任何額外的電流停止層的情況下解決了電流泄漏問題。因此，施加至邏輯器件的先進的工藝流程能夠與用于非易失性存儲陣列的工藝流程無縫集成。有效地，實現(xiàn)了制造優(yōu)勢，諸如改善的工藝集成和減少的制造成本和周期。

圖2A至圖2B示出了根據(jù)一些實施例的非易失性存儲單元200的沿線CC'截取的示意性俯視圖和截面圖。參照圖2A和并且再次參照圖1A，第一阱區(qū)102與第二阱區(qū)104間隔距離W1。此外，第三阱區(qū)106與第二阱區(qū)104間隔距離W2。在一些實施例中，距離W1等于距離W2。在一個實施例中，距離W1和距離W2中的僅一個減小到0，并且因此僅第一阱區(qū)102或第三阱區(qū)106連接至第二阱區(qū)104。

參照圖2B并且再次參照圖1B，p-n結272形成在第一摻雜區(qū)162與第二摻雜區(qū)104之間。相似地，p-n結274形成在第一摻雜區(qū)162與第二阱區(qū)104之間。因此，分別通過第二阱區(qū)104和第一層152隔離第一阱區(qū)102或第三阱區(qū)106至第一摻雜區(qū)162或第二摻雜區(qū)164。通過p-n結272和274的這種布置，使得非易失性存儲單元200的擊穿電壓大于非易失性存儲單元100的擊穿電壓，因為在第二阱區(qū)104與第一阱區(qū)102或第三阱區(qū)106之間的更大間隙。因此，允許更高的擦除電壓。

圖3是根據(jù)一些實施例的非易失性存儲陣列300的俯視圖。該非易失性存儲陣列300包括布置為4×2陣列的8個非易失性存儲單元mc1至mc8，并且每個存儲單元都被配置為與圖1A中的非易失性存儲單元100相似的方式。此外，該非易失性存儲陣列300包括第一阱區(qū)302、第二阱區(qū)304、第三阱區(qū)306和第四阱區(qū)308。第二阱區(qū)304進一步分為設置在第一阱區(qū)302與第三阱區(qū)306之間的第二子阱區(qū)304a、設置在第三阱區(qū)306與第四阱區(qū)308之間的第二子阱區(qū)304b、以及設置在非易失性存儲陣列300的周界上的第三子阱區(qū)304c。此外，非易失性存儲陣列300包括四個有源區(qū)312、342、352和362、兩個第二有源區(qū)314和344、以及兩個第三有源區(qū)316和346。此外，非易失性存儲陣列300包括8個選擇柵極320至327以及8個浮置柵極330至337。

第一有源區(qū)312和342設置在第一阱區(qū)302上，并且第一有源區(qū)352和362設置在第四阱區(qū)308上。而且，第三有源區(qū)316和346設置在第三有源區(qū)306上。此外，在第一阱區(qū)302、第二阱區(qū)304a和第三阱區(qū)306上構建存儲單元mc1、mc2、mc3和mc4。相似地，在第四阱區(qū)308、第二阱區(qū)304b和第三阱區(qū)306上構建存儲單元mc5、mc6、mc7和mc8。

在非易失性存儲陣列300中的8個非易失性存儲單元mc1至mc8中，第一存儲單元mc1和第二存儲單元mc2共享第一有源區(qū)312，第三存儲單元mc3和第四存儲單元mc4共享第一有源區(qū)342，第五存儲單元mc5和第六存儲單元mc6共享第一有源區(qū)352，并且第七存儲單元mc7和第八存儲單元mc8共享第一有源區(qū)362。

每個存儲單元mc1至mc8包括第一電容器和第二電容器。參照圖3和圖1A，以第一存儲單元mc1為例，第一電容器和第二電容器分別包括柵極區(qū)320b和柵極區(qū)320c作為它們的第一極板。此外，存儲單元mc1、mc2、mc3和mc4共享第二有源區(qū)314作為每個存儲單元mc1至mc4中的各自的第一電容器的第二極板。此外，存儲單元mc1、mc2、mc3和mc4共享第三有源區(qū)316作為每個存儲單元mc1至mc4中的各自的第二電容器的第二極板。以相似的方式，存儲單元mc5、mc6、mc7和mc8共享第二有源區(qū)344作為用于其各自的第一電容器的第二極板，并且共享第三有源區(qū)346作為用于其各自的第二電容器的第二極板。

第二有源區(qū)304設置在第一阱區(qū)302與第三阱區(qū)306之間(通過部分304a示出)，并且設置在第三阱區(qū)306與第四阱區(qū)308之間(通過部分304b示出)。此外，第二阱區(qū)304從其橫向圍繞第一阱區(qū)302、第三阱區(qū)306和第四阱區(qū)308。在一個實施例中，第二阱區(qū)304具有N型摻雜劑，并且第一阱區(qū)302、第三阱區(qū)306和第四阱區(qū)具有P型摻雜劑。因此，界面p-n結可形成在N型阱區(qū)與P型阱區(qū)之間。

圖4A是根據(jù)一些實施例的圖1A中的非易失性存儲單元的編程操作的示意圖。參照圖4A并且再次參照圖1A和圖1B，非易失性存儲單元100包括連接至選擇柵極130的選擇柵極(SG)端、連接至用于第一晶體管101的源極區(qū)的接觸件141的電源線(SL)，以及連接至用于第一晶體管101的漏極區(qū)的接觸件142的位線(BL)。此外，編程柵極(PG)端連接至第二電容器105的接觸件145、146，并且擦除柵極(EG)端連接至第一電容器103的接觸件143、144。此外，主體(BULK)端連接至半導體襯底150。

在本公開內容中，編程操作用于通過電場將負電子推動到浮置柵極120中。此外，擦除操作用于將負電子拉出浮置柵極120或將正電荷推動到浮置柵極120中以便中和負電子。然而，本領域中的任何技術人員應該理解，可以以其他方式提供不同的定義。以下給出了用于通過福勒-諾德海姆(FN)隧穿效應的每一端的電壓設定的概括表格。

表1：通過FN隧穿效應的存儲單元電壓設定

在非易失性存儲單元100的編程操作中，如表1中所示，編程柵極PG和擦除柵極EG被提供有預定的編程電壓電平HV，同時剩余端保持接地。與此同時，用于其他的未被選擇的存儲單元的位線電壓被提供有預定電壓電平大約V_BLN＝HV/2，以便保持被選擇的存儲單元以及其他未被選擇的存儲單元的適當操作。當施加至第一電容器103和第二電容器105的電壓電平HV足夠高時，引起FN隧穿效應以使負電子被隧穿通過隔離層140并且進入浮置柵極120中。此外，要求編程電壓電平HV足夠大，以用于產生能夠使能FN隧穿效應的電場。例如，典型的電場密度為至少大約10MV/cm。此外，編程電壓電平HV涉及隔離層140的厚度。較厚絕緣層140將對應于較高編程電壓電平HV。在一個實施例中，編程電壓在大約10伏至大約20伏之間，諸如如果隔離層140被設計為在大約5-6伏的條件下工作的邏輯器件，則編程電壓為大約16伏。在其他實施例中，編程電壓在大約5伏至大約10伏之間，諸如如果隔離層140被設計為在大約2.5-3.3伏的條件下工作的邏輯器件，則編程電壓為大約7伏。

圖4B是根據(jù)一些實施例的非易失性存儲單元100的擦除操作的示意圖。在擦除操作中，如表1中所示，擦除柵極EG單獨被提供有預定電壓電平HV，同時包括編程柵極PG的剩余端保持接地。因此，如被施加至第一電容器103的電壓電平HV V_EG產生大電壓降，使FN隧穿效應因此產生，使得負電子從浮置柵極120隧穿移出。可替代地，正電荷被隧穿進入浮置柵極120中。因此，靜電荷的數(shù)量被有效減少。

如之前所討論的，擦除柵極EG通過第一電容器103連接至下面的N型第二阱區(qū)104。此外，第二阱區(qū)104延伸至第一層152。在擦除操作中，正電壓間隙HV沿在N型第二阱區(qū)104與第一層152、P型阱區(qū)102和106之間的邊界產生反向偏置p-n結。因此電流被限制至第二阱區(qū)104與第一層152內的區(qū)域。因此，通過低于結的擊穿電壓的擦除柵極電壓HV有效地管理泄漏電流問題。

在讀取操作中，根據(jù)表1確定非易失性存儲單元100的端。第一晶體管101導通并且被配置為感測在其溝道區(qū)中的電流值。用于選擇柵極的預定電壓V_SG＝V1取決于晶體管性能和速度要求。在一個實施例中，能夠確定選擇柵極電壓V1被設定為可操作電源電壓(VDD)，諸如2.5、3.3或5伏。而且，分別施加至編程柵極PG和位線BL的電壓，即V_PG＝V2且V_BL＝V3,被預定以便確保讀寫操作的適當功能。在一些實施例中，能夠確定編程柵極電壓V2在非易失性存儲單元100的大約0伏和大約VDD之間。此外，在一些實施例中，位線電壓V_BL＝V3被確定為大約1伏。剩余端接地。

在一些實施例中，非易失性存儲單元100能夠被配置為以可替代的設定方式工作，諸如溝道熱電子(CHE)效應。與FN隧穿效應不同，當利用CHE效應時，流經MOS晶體管的溝道區(qū)域的載流子被拉進浮置柵極210或從浮置柵極210拉出。此外，用于通過CHE效應的讀取操作施加的電壓與通過FN隧穿效應類似。以下的表2概括了用于非易失性存儲單元100的可替代操作電壓設定。

表2：可替代的存儲單元電壓設定

在編程操作中，如表2中所示，第一晶體管101通過分別確定為V4和V6的電壓V_SG和V_BL導通。此外，電壓V4被確定為非易失性存儲單元100的可操作電源電壓(VDD)，諸如2.5、3.3或5伏，此外，漏極電壓V_BL＝V6以及編程柵極(PG)和擦除柵極(EG)電壓根據(jù)諸如電流值和單元速度的單元特性被確定為在4和7伏之間。剩余端保持接地。因此，感應出溝道電流。而且，溝道區(qū)中的熱電子被注入浮置柵極120中并且被存儲在其中。

在擦除操作中，如表2中所示，位線端BL單獨被提供有預定電壓電平V_BL＝V7，同時剩余端保持接地。位線電壓V7被確定為低于結的擊穿電壓的最大電平。因此，引起帶間熱空穴注入效應，使得正電荷隧穿進入浮置柵極120中。因此，由于電荷中和，有效減少了凈電荷的數(shù)量。

圖5示出了根據(jù)一些實施例的制造非易失性存儲單元的流程圖。在步驟502中，提供半導體襯底。在一個實施例中，半導體襯底是p型。

在操作504中，在半導體襯底中形成第一摻雜劑類型的第一層。在一個實施例中，第一摻雜劑類型是N型。通過諸如注入的任意合適的工藝處理第一層。

然后，在操作506中，第一摻雜劑類型的第一阱區(qū)形成在第一層上方且附近第一層，因此導致深N阱。在一個實施例中，第一阱向下延伸至第一層。在另一個實施例中，半導體襯底通過第一阱區(qū)和第一層被隔離為至少兩個部分。第一阱區(qū)通過合適的工藝形成，諸如通過注入劑量為大約5×10¹³離子/平方厘米的離子注入。在一個實施例中，第一阱區(qū)的第一摻雜濃度高于第一層的第二摻雜濃度。

在操作508中，都由第二摻雜劑類型(諸如P型)組成第二阱區(qū)和第三阱區(qū)形成在第一層上方。第二阱區(qū)和第三阱區(qū)形成的深度小于第一阱區(qū)的深度。在一些實施例中，第二阱區(qū)的底部部分或第三阱區(qū)的底部部分通填充有半導體襯底的間隙與第一層間隔開。在一個實施例中，通過例如大約為2×10¹³離子/平方厘米的離子注入劑量來形成第二阱區(qū)或第三阱區(qū)。

在操作510中，隔離層形成在第一阱區(qū)、第二阱區(qū)和第三阱區(qū)上方。絕緣層可由諸如沉積的合適工藝形成。絕緣層由介電材料制成，諸如氧化硅、氮化硅或氮氧化硅。

在操作512中，形成在絕緣層上方延伸的柵極區(qū)。

在一些實施例中，非易失性存儲結構包括半導體襯底以及在該半導體襯底中的第一摻雜劑類型的第一層。該非易失性存儲結構還包括在第一層上方的第二摻雜劑類型的第一阱區(qū)、第一摻雜劑類型的第二阱區(qū)以及在第一層上方并且與第一阱區(qū)間隔開的第二摻雜劑類型的第三阱區(qū)。第二阱區(qū)設置在第一阱區(qū)與第三阱區(qū)之間并且向下延伸至第一層。非易失性存儲結構包括延伸越過第一阱區(qū)、第二阱區(qū)和第三阱區(qū)的第一柵極層。

優(yōu)選地，所述第一摻雜劑類型為N型，并且所述第二摻雜劑類型為P型。

優(yōu)選地，非易失性存儲器還包括均為所述第二摻雜劑類型的第一摻雜區(qū)和第二摻雜區(qū)，所述第一摻雜區(qū)設置在所述第一阱區(qū)與所述第二阱區(qū)之間，并且所述第二摻雜區(qū)設置在所述第二阱區(qū)與所述第三阱區(qū)之間。

優(yōu)選地，通過所述第二阱區(qū)和所述第一層隔離所述第一阱區(qū)和所述第三阱區(qū)。

優(yōu)選地，所述第二阱區(qū)覆蓋所述第一阱區(qū)和所述第三阱區(qū)的橫向部分。

優(yōu)選地，非易失性存儲器還包括在所述第一柵極層與所述第一阱區(qū)、所述第二阱區(qū)和所述第三阱區(qū)之間的絕緣區(qū)。

優(yōu)選地，非易失性存儲器還包括晶體管，所述晶體管具有第二柵極以及所述第一阱區(qū)中的第一有源區(qū)，其中，所述第一有源區(qū)具有第一源極區(qū)和第一漏極區(qū)并且與所述第一柵極層和所述第二柵極重疊。

優(yōu)選地，非易失性存儲器還包括在所述第二阱區(qū)中的第二有源區(qū)，所述第二有源區(qū)與所述第一柵極層重疊，并且包括第二源極區(qū)和電連接至所述第二源極區(qū)的第二漏極區(qū)。

優(yōu)選地，非易失性存儲器還包括所述第三阱區(qū)中的第三有源區(qū)，所述第三有源區(qū)與所述第一柵極層重疊，并且包括第三源極區(qū)和電連接至所述第三源極區(qū)的第三漏極區(qū)。

優(yōu)選地，在用于所述非易失性存儲單元的擦除操作中，所述第二有源區(qū)被施加有大約10伏到大約20伏的電壓電平，并且所述第一有源區(qū)和所述第三有源區(qū)接地。

在一些實施例中，提供非易失性存儲單元。該非易失性存儲單元包括半導體襯底以及在該襯底中的第一摻雜劑類型的第一層。該非易失性存儲單元還包括在第二摻雜劑類型的第一阱區(qū)上的第一晶體管、在第一摻雜劑類型的第二阱區(qū)上的第一電容器、以及在第二摻雜劑類型的第三阱區(qū)上的第二電容器。第一阱區(qū)和第三阱區(qū)被第二阱區(qū)和第一層圍繞。

優(yōu)選地，所述第一摻雜劑類型為N型，并且所述第二摻雜劑類型為P型。

優(yōu)選地，所述第二阱區(qū)延伸至所述第一層。

優(yōu)選地，非易失性存儲器還包括所述第一摻雜劑類型的第四阱區(qū)，所述第四阱區(qū)被配置為覆蓋所述非易失性存儲單元的橫向部分。

優(yōu)選地，非易失性存儲器還包括均為所述第二摻雜劑類型的第一摻雜區(qū)和第二摻雜區(qū)，其中所述第一阱區(qū)與所述第二阱區(qū)在第一邊界處形成第一p-n結以及所述第一阱區(qū)與所述第一層在第二邊界處通過所述第一摻雜區(qū)形成第二p-n結，并且所述第三阱區(qū)與所述第二阱區(qū)在第三邊界處形成第三p-n結以及所述第三阱區(qū)與所述第一層在第四邊界處通過所述第二摻雜區(qū)形成第四p-n結。

優(yōu)選地，非易失性存儲器還包括第二晶體管，其中所述第一晶體管包括第一柵極層以及所述第一阱區(qū)中的第一有源區(qū)，所述第二晶體管包括第二柵極，并且所述第一有源區(qū)與所述第一柵極層和所述第二柵極重疊。

優(yōu)選地，所述第一電容器和所述第二電容器中的每一個均包括兩個極板，所述第一柵極層為用于所述第一電容器的一個極板以及用于所述第二電容器的一個極板。

在一些實施例中，提供制造非易失性存儲單元的方法。該方法包括：提供半導體襯底；在該半導體襯底中形成第一摻雜劑類型的第一層；在第一層上方形成第一摻雜劑類型的第一阱區(qū)，并且使第一阱區(qū)延伸至第一層；以及在第一層上方形成第二摻雜劑類型的第二阱區(qū)和第三阱區(qū)。

優(yōu)選地，用于制造非易失性存儲單元的方法還包括在所述第一阱區(qū)、所述第二阱區(qū)和所述第三阱區(qū)上方形成絕緣層。

優(yōu)選地，用于制造非易失性存儲單元的方法還包括形成在所述絕緣層上方延伸的柵極區(qū)。

以上論述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的各方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本文所介紹的實施例相同的目的和/或實現(xiàn)相同優(yōu)點的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替代以及改變。