本發(fā)明涉及集成電路制造領(lǐng)域，尤其涉及一種利用多晶硅(poly)測試模塊檢測連接柵極的首層金屬塊刻蝕不足缺陷的方法。

背景技術(shù)：

隨著集成電路工藝的發(fā)展以及關(guān)鍵尺寸按比例縮小，半導體工藝也越來越復雜，靜態(tài)隨機存儲器(Static Random Access Memory，簡稱SRAM)區(qū)的不同位置都可能出現(xiàn)各種不同類型的系統(tǒng)性缺陷。比如，在后段銅工藝的首層金屬塊(M1)刻蝕工藝中會發(fā)生刻蝕不足的缺陷，由于局部定位(loading)的差異，連接前段工藝形成的多晶硅柵極(poly gate，簡稱PG)的金屬塊位置，是產(chǎn)生刻蝕不足缺陷的位置之一。

請參閱圖1，圖1為現(xiàn)有技術(shù)中多晶硅柵接觸孔上首層金屬刻蝕不足缺陷的效果圖與失效分析示意圖。如圖1所示，在產(chǎn)品合格率檢測時發(fā)現(xiàn)的由于多晶硅柵極金屬塊刻蝕不足問題所引起的失效情況，是提升產(chǎn)品合格率的一大殺手。

請參閱圖2和圖3，圖2為現(xiàn)有技術(shù)中6T SRAM結(jié)構(gòu)在首層金屬刻蝕工藝與金屬平坦化工藝后的常規(guī)影像示意圖；圖3為現(xiàn)有技術(shù)中6T SRAM結(jié)構(gòu)的有源區(qū)圖形與多晶硅柵圖形連接關(guān)系(有缺陷)示意圖。如圖2所示，由于此類缺陷的厚度非常小，對此類缺陷的檢測非常困難；如圖3所示，在刻蝕工藝之后，光學掃描無法檢測到如此薄的刻蝕不足問題，在金屬填充后，由于其處在本身就不導通的多晶硅柵(PG)接觸孔(W)上，無法通過電子束缺陷掃描儀(E-beam)進行電壓襯度(VC)的檢測。

技術(shù)實現(xiàn)要素：

為了克服以上問題，本發(fā)明旨在提供一種檢測連接柵極的首層金屬塊間刻蝕不足缺陷的方法，其可以通過電子束缺陷掃描儀(E-beam)實現(xiàn)對此類刻蝕不足缺陷的檢測。

為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

本發(fā)明提供一種檢測連接柵極的首層金屬塊間刻蝕不足缺陷的方法，其包括：

步驟S1：在測試模塊區(qū)域建立多晶硅測試模塊的圖形，所述多晶硅測試模塊的圖形工藝包括有源區(qū)圖形工藝、多晶硅柵圖形工藝、接觸孔圖形工藝和首層金屬互連層圖形工藝的形成，其中，所述有源區(qū)圖形、接觸孔圖形和首層金屬互連層圖形的結(jié)構(gòu)與連接狀況，采用與被檢測產(chǎn)品相同的SRAM結(jié)構(gòu)和連接狀況；

步驟S2在測試模塊區(qū)域通過調(diào)整多晶硅柵圖形以及通過離子注入工藝使所有接觸孔變成導通狀況；

步驟S3：在進行晶圓流片到所述金屬互連層填金屬并平坦化步驟后，應(yīng)用電子束缺陷掃描儀進行檢測。

優(yōu)選地，所述步驟S2中調(diào)整多晶硅柵圖形的結(jié)構(gòu)為將作為柵極的多晶硅延長實現(xiàn)與所述接觸孔等電位。

優(yōu)選地，所述步驟S2中的離子注入工藝為在整個多晶硅測試模塊進行blanket的PMOS/NWELL IMP離子注入。

優(yōu)選地，所述步驟S3具體為：在所述金屬互連層填銅并平坦化步驟后應(yīng)用電子束缺陷掃描儀的正電勢模式下進行多晶硅柵的首層金屬塊刻蝕不足缺陷檢測。

優(yōu)選地，所述步驟S2中通過離子注入工藝為在整個多晶硅測試模塊進行光阻空白區(qū)(blanket)的NMOS/PWELL IMP離子注入。

優(yōu)選地，所述步驟S3具體為：在所述金屬互連層填銅并平坦化步驟后應(yīng)用電子束缺陷掃描儀的負電勢模式下進行多晶硅柵的首層金屬塊刻蝕不足缺陷檢測。

優(yōu)選地，所述步驟S2中通過離子注入工藝為在整個多晶硅測試模塊進行無P/N結(jié)的源/漏與WELL離子注入。

優(yōu)選地，所述步驟S3具體為：在所述金屬互連層填銅并平坦化步驟后應(yīng)用電子束缺陷掃描儀的正電勢或負電勢模式下進行多晶硅柵的首層金屬塊刻蝕不足缺陷檢測。

從上述技術(shù)方案可以看出，本發(fā)明的檢測連接柵極的首層金屬塊刻蝕不足缺陷的方法應(yīng)用如下技術(shù)原理，參考被檢測產(chǎn)品的SRAM結(jié)構(gòu)構(gòu)建多晶硅測試模塊，調(diào)整多晶硅柵圖形的結(jié)構(gòu)，在測試模塊區(qū)域通過調(diào)整所述多晶硅柵圖形使所有接觸孔變成導通狀況；以及通過離子注入工藝實現(xiàn)PG M1的導通狀態(tài)，在測試模塊區(qū)域使所有接觸孔變成導通狀況，并在填銅平坦化后應(yīng)用電子束缺陷掃描儀進行檢測。

也就是說，本發(fā)明能有效地檢測此類刻蝕不足缺陷的問題，其應(yīng)用在線監(jiān)控的方法，為缺陷的解決提供了數(shù)據(jù)指標，為工藝窗口優(yōu)化提供數(shù)據(jù)參考，同時也為半導體在線制造與產(chǎn)品合格率的提升提供了有效的保障。

附圖說明

圖1為現(xiàn)有技術(shù)中多晶硅柵接觸孔上首層金屬刻蝕不足缺陷的效果圖與失效分析示意圖

圖2為現(xiàn)有技術(shù)中6T SRAM結(jié)構(gòu)在首層金屬刻蝕工藝與金屬平坦化工藝后的常規(guī)影像示意圖

圖3為現(xiàn)有技術(shù)中6T SRAM結(jié)構(gòu)的有源區(qū)圖形與多晶硅柵圖形連接關(guān)系(有缺陷)示意圖

圖4為本發(fā)明在線檢測多晶硅柵的首層金屬塊刻蝕不足缺陷方法的流程示意圖

圖5為本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中多晶硅柵極與首層金屬塊(PG M1)的結(jié)構(gòu)連接示意圖

圖6為本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中PG M1的等效結(jié)構(gòu)連接示意圖

圖7為6T SRAM中PG M1的結(jié)構(gòu)連接關(guān)系(左圖)和本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中的有源區(qū)圖形與多晶硅柵圖形連接關(guān)系(右圖)的比較示意圖

圖8為本發(fā)明實施例中四種多晶硅測試模塊結(jié)構(gòu)離子注入方式示意圖

圖9為6T SRAM結(jié)構(gòu)(左圖)和本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)(右圖)進行首層金屬互連層填鎢并平坦化(CTW CMP)工藝后，應(yīng)用電子束缺陷掃描儀進行檢測，得到的E-beam影像比較示意圖

具體實施方式

體現(xiàn)本發(fā)明特征與優(yōu)點的實施例將在后段的說明中詳細敘述。應(yīng)理解的是本發(fā)明能夠在不同的示例上具有各種的變化，其皆不脫離本發(fā)明的范圍，且其中的說明及圖示在本質(zhì)上當做說明之用，而非用以限制本發(fā)明。

以下結(jié)合附圖，通過具體實施例對本發(fā)明的在線檢測多晶硅柵的首層金屬塊刻蝕不足缺陷的方法作進一步詳細說明。需要說明的是，本發(fā)明可以應(yīng)用在55nm、40nm和<＝28nm節(jié)點中，在本發(fā)明的實施例中，為了方便敘述起見，所采用的SRAM結(jié)構(gòu)以6TSRAM結(jié)構(gòu)為例。

請參閱圖4，圖4為本發(fā)明在線檢測多晶硅柵的首層金屬塊刻蝕不足缺陷方法的流程示意圖，如圖所示，該方法的形成步驟可以包括：

步驟S1：在測試模塊區(qū)域建立多晶硅測試模塊的圖形，多晶硅測試模塊的圖形工藝包括有源區(qū)圖形工藝、多晶硅柵圖形工藝、接觸孔圖形工藝和首層金屬互連層圖形工藝的形成，其中，有源區(qū)圖形、接觸孔圖形和首層金屬互連層圖形的結(jié)構(gòu)與連接狀況，采用與被檢測產(chǎn)品相同的6T SRAM結(jié)構(gòu)和連接狀況。

從上述步驟可知，步驟S1也就是使在測試模塊區(qū)域建立的多晶硅測試模塊的圖形能真實地反應(yīng)被檢測產(chǎn)品相同或相似的6T SRAM結(jié)構(gòu)和連接狀況，使被檢測產(chǎn)品未涉及到更改圖形；雖然在后續(xù)的步驟中在測試模塊區(qū)域建立的多晶硅測試模塊的圖形會發(fā)生一些改變，但被檢測產(chǎn)品所涉及的工藝步驟與被檢測產(chǎn)品的工藝步驟完全匹配和兼容。

步驟S2調(diào)整多晶硅柵圖形的結(jié)構(gòu)，在測試模塊區(qū)域通過調(diào)整多晶硅柵圖形以及離子注入工藝使所有接觸孔變成導通狀況。

請參閱圖5和圖6，圖5為本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中PG M1的結(jié)構(gòu)連接示意圖，圖6為本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中PG M1的等效結(jié)構(gòu)連接示意圖。如圖5所示，其多晶硅測試模塊結(jié)構(gòu)與常規(guī)6T SRAM結(jié)構(gòu)的差異為在作為多晶硅柵的多晶硅測試模塊結(jié)構(gòu)被延長，與接觸孔(share CT)連接形成等電位。

具體地，在本發(fā)明的實施例中，可以用有源區(qū)(AA)取代原本作為柵極的多晶硅；那么，如圖6所示，這時等效于不導通的多晶硅柵(PG)接觸孔(W)變長，在金屬填充后，由于有不導通的多晶硅柵(PG)接觸孔(W)，就可以通過E-beam進行VC的檢測。

請參閱圖7，圖7為6T SRAM中PG M1的結(jié)構(gòu)連接關(guān)系(左圖)和本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)中的有源區(qū)圖形與多晶硅柵圖形連接關(guān)系(右圖)的比較示意圖。

步驟S3：在進行晶圓流片到金屬互連層填金屬并平坦化步驟后，應(yīng)用電子束缺陷掃描儀進行檢測。在M1平坦化工藝步驟中應(yīng)用電子束缺陷掃描儀檢測通孔的刻蝕不足缺陷狀況，所應(yīng)用的電子束掃描儀的掃描條件需要與離子注入(IMP)條件匹配，以使其在正常情況下為導通狀況為準。

在本發(fā)明的實施例中，多晶硅測試模塊的離子注入方法可以分四種情況，請參閱圖8，圖8為本發(fā)明實施例中四種多晶硅測試模塊結(jié)構(gòu)離子注入方式示意圖。

多晶硅測試模塊的離子注入方法之一：

步驟S2中的離子注入工藝為在整個多晶硅測試模塊進行blanket的PMOS/NWELL IMP。步驟S3具體為：在首層金屬平坦化步驟(M1CMP)后，應(yīng)用電子束缺陷掃描儀(E-beam)的正電勢模式下進行缺陷檢測。

請參閱圖9，圖9為6T SRAM結(jié)構(gòu)(左圖)和本發(fā)明實施例中多晶硅測試模塊結(jié)構(gòu)(右圖)進行首層金屬互連層填鎢并平坦化(CTW CMP)工藝后，應(yīng)用電子束缺陷掃描儀進行檢測，得到的E-beam影像比較示意圖。如果檢測結(jié)果沒有導通，則說明存在多晶硅柵的首層金屬塊刻蝕不足的缺陷，如果檢測結(jié)果導通，則說明產(chǎn)品合格。

多晶硅測試模塊的離子注入方法之二：

步驟S2中通過離子注入工藝實現(xiàn)PG M1的導通狀態(tài)為在整個多晶硅測試模塊進行blanket的NMOS/PWELL IMP離子注入，則多晶硅測試模塊結(jié)構(gòu)在鎢接觸孔平坦化步驟(CTW CMP)后，在E-beam的負電勢模式下也均為導通，可以進行光學儀器的缺陷檢測。后續(xù)的步驟S3具體為：在M1CMP后應(yīng)用電子束缺陷掃描儀的負電勢模式下進行缺陷檢測。同理，如果檢測結(jié)果沒有導通，則說明存在多晶硅柵的首層金屬塊刻蝕不足的缺陷，如果檢測結(jié)果導通，則說明產(chǎn)品合格。

多晶硅測試模塊的離子注入方法之三和之四：

步驟S2中的離子注入工藝為進行整體的無P/N junction的S/D與WELL離子注入等，后續(xù)的步驟S3具體為：在M1CMP后應(yīng)用電子束缺陷掃描儀的負電勢模式下進行缺陷檢測；即可以同時應(yīng)用電子束缺陷掃描儀(e-beam)的正負電勢掃描模式進行缺陷檢測。

綜上所述，根據(jù)本發(fā)明的檢測連接柵極的首層金屬塊刻蝕不足缺陷的方法，在刻蝕工藝之后，可以通過電子束缺陷掃描儀進行VC的檢測。

以上的僅為本發(fā)明的實施例，實施例并非用以限制本發(fā)明的專利保護范圍，因此凡是運用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護范圍內(nèi)。