本發(fā)明實(shí)施例涉及集成電路以及用于制造集成電路的方法。

背景技術(shù)：

嵌入式存儲(chǔ)器是將邏輯器件集成在通用的集成電路(ic)管芯或芯片上的電子存儲(chǔ)。嵌入式存儲(chǔ)器支持邏輯器件的操作并且通常用于超大規(guī)模集成(vlsi)ic管芯或芯片。這種集成通過(guò)消除芯片之間的互連結(jié)構(gòu)有利的提高了性能并且通過(guò)共享嵌入式存儲(chǔ)器和邏輯器件之間的工藝步驟有利地降低了制造成本。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種集成電路(ic)，包括：邏輯器件，布置在半導(dǎo)體襯底上并且包括邏輯柵極，其中，所述邏輯柵極布置在高k介電層內(nèi)；以及存儲(chǔ)單元，布置在所述半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管，其中，所述控制晶體管和所述選擇晶體管分別包括控制柵極和選擇柵極，以及其中，所述控制晶體管還包括位于所述控制柵極下面的電荷捕獲層；其中，所述控制柵極和所述選擇柵極是第一材料，以及其中，所述邏輯柵極是第二材料；

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種用于制造集成電路的方法，所述方法包括：在半導(dǎo)體襯底上方形成電荷捕獲層；形成第一材料的控制柵極、選擇柵極和偽柵極，所述控制柵極、所述選擇柵極和所述偽柵極在所述半導(dǎo)體襯底上方橫向隔開，其中，在所述電荷捕獲層上方形成所述控制柵極；在橫向地位于所述控制柵極、所述選擇柵極和所述偽柵極之間形成層間介電(ild)層，以及所述層間介電(ild)層具有與所述控制柵極、所述選擇柵極和所述偽柵極的上部表面共面的上部表面；去除所述偽柵極以形成柵極開口；形成內(nèi)襯于所述柵極開口的高k介電層；以及在所述柵極開口中且在所述高k介電層上方形成第二材料的邏輯柵極。

根據(jù)本發(fā)明的又一實(shí)施例，還提供了一種集成電路(ic)包括：邏輯器件，布置在半導(dǎo)體襯底上并且包括邏輯柵極：以及存儲(chǔ)單元，布置在所述半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管，其中，所述控制晶體管和所述選擇晶體管分別包括控制柵極和選擇柵極，以及其中，所述控制晶體管還包括位于所述控制柵極下面的電荷捕獲層；其中，所述控制柵極和所述選擇柵極是第一材料，以及其中，所述邏輯柵極是第二材料。

附圖說(shuō)明

當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳地理解本發(fā)明的各個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。

圖1示出使用高k金屬柵極(hkmg)技術(shù)的集成電路(ic)的一些實(shí)施例的截面圖并且包括嵌入式硅-氧化物-氮化物-氧化物-硅(sonos)存儲(chǔ)單元。

圖2示出了圖1的ic的一些更詳細(xì)的實(shí)施例的截面圖。

圖3至圖22示出用于制造具有嵌入式sonos存儲(chǔ)單元的ic的高k后制方法的一些實(shí)施例的一系列截面圖。

圖23示出了圖3至圖22的高k后制方法的一些實(shí)施例的流程圖。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。此外，在隨后的說(shuō)明書中，在第二工藝之前實(shí)施第一工藝可包括在第一工藝之后立即實(shí)施第二工藝的實(shí)施例，并且還可以包括在第一工藝和第二工藝之間可實(shí)施額外工藝的實(shí)施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可在各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字符。該重復(fù)是為了簡(jiǎn)單和清楚的目的，并且其本身不指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。

而且，為了便于描述，在此可以使用諸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空間相對(duì)術(shù)語(yǔ)以描述如圖所示的一個(gè)元件或部件與另一個(gè)(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對(duì)術(shù)語(yǔ)旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且在此使用的空間相對(duì)描述符可以同樣地作出相應(yīng)的解釋。

一些集成電路(ic)包括邏輯器件和嵌入式存儲(chǔ)器。邏輯器件包括布置在半導(dǎo)體襯底上方并且被各自的邏輯介電區(qū)從半導(dǎo)體襯底垂直隔開的各自的多晶硅邏輯柵極。嵌入式存儲(chǔ)器包括雙晶體管(2t)硅-氧化物-氮化物-氧化物-硅(sonos)存儲(chǔ)單元的陣列。2tsonos存儲(chǔ)單元包括在半導(dǎo)體襯底上方橫向隔開的多晶硅控制柵極和多晶硅選擇柵極。多晶硅控制柵極和選擇柵極布置在半導(dǎo)體襯底上方并且通過(guò)各自的控制和選擇介電區(qū)與半導(dǎo)體襯底隔開，以及控制介電區(qū)包括電荷捕獲層。此外，多晶硅控制柵極和選擇柵極各自的源極/漏極區(qū)在多晶硅控制柵極和選擇柵極的相對(duì)兩側(cè)橫向隔開，多晶硅控制柵極和選擇柵極具有橫向布置在多晶硅控制柵極和選擇柵極的之間的源極/漏極區(qū)。

上述ic面臨的挑戰(zhàn)是由于多晶硅柵極的使用使得ic達(dá)到了性能和/或尺寸的極限。例如，在功率消耗和/或開關(guān)速度方面的性能可以量化。

本發(fā)明涉及使用高k金屬柵極(hkmg)技術(shù)的具有嵌入式sonos存儲(chǔ)單元的ic。在一些實(shí)施例中，ic包括布置在半導(dǎo)體襯底上的邏輯器件和嵌入式存儲(chǔ)器單元。邏輯器件包括具有大于約3.9(即，高k層)的介電常數(shù)k的介電層，并且還包括布置在介電層上方的金屬邏輯柵極。嵌入式存儲(chǔ)器單元包括控制晶體管和選擇晶體管?？刂凭w管和選擇晶體管分別包括橫向彼此鄰近并且是多晶硅的控制柵極和選擇柵極。此外，控制晶體管包括布置在控制柵極上方的電荷捕獲層。通過(guò)將hkmg技術(shù)合并入邏輯器件內(nèi)，ic獲得了優(yōu)良的性能、低的能耗和尺寸。金屬柵極和高k層降低了泄漏電流，增加了最大的漏極電流，減輕了費(fèi)米能級(jí)釘扎，以及降低了邏輯器件的閾值電壓。

本發(fā)明還涉及用于制造ic的方法。在一些實(shí)施例中，控制柵極、選擇柵極和偽柵極由多晶硅形成，并且在半導(dǎo)體襯底上方橫向隔開。隨后去除偽柵極以形成柵極開口，并且在柵極開口中形成高k層。此外，在柵極開口中形成金屬邏輯柵極。通過(guò)形成高k層和金屬柵極后制，降低了制造成本，縮短了工藝長(zhǎng)度。此外，可以使用hkmg技術(shù)而不改變用于包括控制柵極和選擇柵極的嵌入式存儲(chǔ)單元的制造工藝。

參考圖1，提供了使用hkmg技術(shù)的具有嵌入式sonos存儲(chǔ)單元102的ic的一些實(shí)施例的截面圖100。如圖，存儲(chǔ)單元102布置在半導(dǎo)體襯底106的存儲(chǔ)區(qū)104上，并且包括控制晶體管108和選擇晶體管110。此外，邏輯器件112布置在半導(dǎo)體襯底106的邏輯區(qū)114上。存儲(chǔ)區(qū)104和邏輯區(qū)114彼此橫向鄰近以及，在一些實(shí)施例中，通過(guò)隔離區(qū)116彼此隔開。

存儲(chǔ)單元102和邏輯器件112各自的柵極118、120、122布置在半導(dǎo)體襯底106上方并且被各自的介電區(qū)124、126、128從半導(dǎo)體襯底106垂直隔開。在一些實(shí)施例中，柵極118、120、122的上表面或頂面基本共面。柵極118、120、122包括彼此鄰近橫向布置并且與控制和選擇晶體管108、110對(duì)應(yīng)的控制柵極(cg)118和選擇柵極(sg)120。此外，柵極118、120、122包括對(duì)應(yīng)于邏輯器件112的邏輯柵極(lg)122?？刂茤艠O和選擇柵極118、120是第一材料，以及邏輯柵極122是第二材料。在一些實(shí)施例中，第一材料是多晶硅，以及第二材料是金屬。

介電區(qū)124、126、128包括對(duì)應(yīng)于控制柵極、選擇柵極和邏輯柵極118、120、122的控制介電區(qū)124、選擇介電區(qū)126和邏輯介電區(qū)128。在一些實(shí)施例中，控制介電區(qū)124包括電荷捕獲層130以及上面的介電分區(qū)132。此外，邏輯介電區(qū)128包括或另外是高k層(即，具有大于約3.9的介電常數(shù)k的介電層)。

有利地，將hkmg技術(shù)合并入邏輯器件112內(nèi)，ic獲得了優(yōu)良的性能、低能耗以及小尺寸。金屬柵極和高k層降低了泄漏電流，增加了最大的管道電流，減輕了費(fèi)米能級(jí)釘扎，以及降低了邏輯器件112的閾值電壓。

柵極118、120、122各自的源極/漏極區(qū)134、136、138布置在半導(dǎo)體襯底106的上部表面中。源極/漏極區(qū)134、136、138布置在柵極118、120、122的相對(duì)兩側(cè)上并且將柵極118、120、122的溝道區(qū)140、142、144限定在柵極118、120、122下面。在一些實(shí)施例中，控制柵極和選擇柵極118、120共享橫向布置在控制柵極和選擇柵極118、120之間的源極/漏極區(qū)136。

第一層間介電(ild)層146橫向布置在控制柵極、選擇柵極和邏輯柵極118、120、122之間以及，在一些實(shí)施例中，具有與控制柵極、選擇柵極和邏輯柵極118、120、122的上表面或頂面基本共面的上表面或頂面。第二ild層148布置在第一ild層146上方以及，在一些實(shí)施例中，具有與控制柵極、選擇柵極和邏輯柵極118、120、122的上表面或頂面基本共面的下部或底面。接觸件150、152、154穿過(guò)第一和第二ild層146、148垂直延伸到源極/漏極區(qū)134、136、138的一個(gè)或多個(gè)，和/或延伸到控制柵極、選擇柵極和邏輯柵極118、120、122的一個(gè)或多個(gè)。

在操作中，電荷捕獲層130存儲(chǔ)電荷并且在分別代表邏輯“0”和邏輯“1”的不同量的存儲(chǔ)電荷之間選擇性地切換。為了讀取存儲(chǔ)電荷量，在一些實(shí)施例中，施加偏壓到控制柵極118，使得控制柵極118下面的控制溝道區(qū)140依據(jù)存儲(chǔ)電荷量選擇性的實(shí)施。依據(jù)控制溝道區(qū)140是否導(dǎo)電(conducts)，電荷捕獲層130存儲(chǔ)了邏輯“0”或邏輯“1”。由于存儲(chǔ)的電荷屏蔽了由控制柵極118產(chǎn)生的電場(chǎng)，因此閾值電壓誘導(dǎo)控制溝道區(qū)140以實(shí)施存儲(chǔ)電荷量的變化。因此，在不同的存儲(chǔ)電荷量處選擇閾值電壓之間的偏壓。為了增加電荷捕獲層130的電荷，在一些實(shí)施例中，分別用相對(duì)高的和低的電壓偏置控制柵極和選擇柵極118、120以促進(jìn)熱載流子注入。為了去除電荷捕獲層130的電荷，在一些實(shí)施例中，分別用與電荷捕獲層130中的存儲(chǔ)電荷相反極性的高壓偏置控制柵極118以促進(jìn)電荷脫離電荷捕獲層130的隧穿效應(yīng)(fnt)。

然而ic是關(guān)于嵌入式2tsonos存儲(chǔ)單元102的描述，應(yīng)當(dāng)理解，其它類型的嵌入式存儲(chǔ)器單元都適合。例如，ic可以包括具有多個(gè)或少個(gè)晶體管的嵌入式存儲(chǔ)器。作為另外的實(shí)例，ic可以包括具有控制柵極和選擇柵極的嵌入式存儲(chǔ)器單元并且不是半導(dǎo)體材料。

參考圖2，圖1的ic的一些更詳細(xì)的實(shí)施例的截面圖200。如圖，嵌入式存儲(chǔ)器102布置在半導(dǎo)體襯底106的存儲(chǔ)區(qū)104上，并且多個(gè)邏輯器件112a、112b、112c布置在半導(dǎo)體襯底106的邏輯區(qū)114上。例如，嵌入式存儲(chǔ)器單元102可以是2tsonos存儲(chǔ)單元，和/或可以包括，例如，控制晶體管108和選擇晶體管110。例如，半導(dǎo)體襯底106可以是諸如塊狀硅襯底，或絕緣體上硅(soi)襯底的塊狀半導(dǎo)體襯底。例如，邏輯器件112a-112c可以包括第一邏輯器件112a、第二邏輯器件112b、第三邏輯器件112c或前述的組合。例如，第一邏輯器件112a可以是高壓晶體管，例如，第二邏輯器件112b可以是單柵極氧化物晶體管，以及第三邏輯器件112c可以是，例如雙柵極氧化物晶體管。

存儲(chǔ)區(qū)104和邏輯區(qū)114彼此橫向鄰近以及，在一些實(shí)施例中，通過(guò)第一隔離區(qū)116彼此隔開。此外，在一些實(shí)施例中，邏輯器件112a-112c通過(guò)第二隔離區(qū)202、204彼此橫向隔開。例如，第一和/或第二隔離區(qū)116、202、204可以是淺溝槽隔離(sti)區(qū)、深溝槽(dti)區(qū)、注入隔離區(qū)或前述的組合。

存儲(chǔ)單元102和邏輯器件112a-112c各自的柵極118、120、112a、112b、112c布置在半導(dǎo)體襯底106上方并且通過(guò)各自的介電區(qū)124、126、128a、128b、128c從半導(dǎo)體襯底106垂直隔開。在一些實(shí)施例中，柵極118、120、122a-122c的上表面或頂面基本共面。此外，在一些實(shí)施例中，變化柵極118、120、122a-122c的高度。柵極118、120、122a-122c包括彼此鄰近橫向布置并且都對(duì)應(yīng)于存儲(chǔ)單元102的控制柵極118和選擇柵極120。此外，柵極118、120、122a-122c包括對(duì)應(yīng)于邏輯器件112a-112c的邏輯柵極122a-122c?？刂茤艠O和選擇柵極118、120是第一材料，以及邏輯柵極122a-122c是第二材料。在一些實(shí)施例中，第一材料是多晶硅或一些其它硅，和/或第二材料是金屬。金屬可以是或另外包括，例如鈦、鉭、鎢、銅、鋁銅、或鋁。

介電區(qū)124、126、128a-128c布置在柵極118、120、122a-122c和半導(dǎo)體襯底106之間以從半導(dǎo)體襯底106隔離和隔開柵極118、120、122a-122c。在一些實(shí)施例中，介電區(qū)124、126、128a-128c包括與下部或底面基本共面的和/或具有變化的高度h1、h2、h3、h4、h5。介電區(qū)124、126、128a-128c包括對(duì)應(yīng)于控制柵極、選擇柵極和邏輯柵極118、120、122a-122c的控制介電區(qū)124、選擇介電區(qū)126和邏輯介電區(qū)128a-128c。

邏輯介電區(qū)128a-128c包括內(nèi)襯于邏輯柵極122a-122c的下部或底面的各自的高κ層208a、208b、208c。在一些實(shí)施例中，高κ層208a-208c還內(nèi)襯于邏輯柵極122a-122c的側(cè)壁表面和/或直接鄰接邏輯柵極122a-122c。高κ層208a-208c可以是，例如，或另外包括氧化鉿、氧化鉿硅、氧化鉿鋁、氧化鉿鉭、硅酸鋯或氧化鋯。

控制介電區(qū)124包括配置為存儲(chǔ)電荷的電荷捕獲層130。在一些實(shí)施例中，電荷捕獲層130是或另外包括氧化物-氮化物-氧化物(ono)結(jié)構(gòu)或氧化物-納米晶體-氧化物(onco)結(jié)構(gòu)。ono結(jié)構(gòu)可以包括，例如，第一氧化物層、布置在第一氧化物層上方并且鄰接第一氧化物層的氮化物層，以及布置在氮化物層上方并且鄰接氮化物層的第二氧化物層。第一和第二氧化物層可以是，例如，氮氧化硅，和/或氮化物層可以是，例如，氮化硅。例如，onco結(jié)構(gòu)可以包括第一氧化物層、布置在第一氧化物層上方并且鄰接第一氧化物層的納米晶體層以及布置在納米晶體層上方并且鄰接納米晶體層的第二氧化物層。納米晶體層可以是，例如，硅量子點(diǎn)層。

在一些實(shí)施例中，介電區(qū)124、126、128a-128c分別包括位于高κ層208a-208c下面的和/或位于電荷捕獲層130上面的介電層210、212、214。例如，第一邏輯介電區(qū)128a可以包括第一介電層210。作為另外的實(shí)例，控制和選擇介電區(qū)124、126以及第一和第三邏輯介電區(qū)128a、128c可以分別包括第二介電層212。作為另外的實(shí)例，控制和選擇介電區(qū)124、126和第一、第二和第三邏輯介電區(qū)128a-128c可以分別包括第三介電層214。第一、第二和第三介電層210、212、214可以是，例如，氧化硅，氮化硅，或前述的組合。

柵極118、120、122a-122c各自的源極/漏極區(qū)134、136、138a、138b布置在半導(dǎo)體襯底106的上部表面中。源極/漏極區(qū)134、136、138a、138b布置在柵極118、120、122a-122c的相對(duì)兩側(cè)上并且將柵極118、120、122a-122c各自的溝道區(qū)140、142、144a、144b、144c限定在柵極118、120、122a-122c下面。溝道區(qū)140、142、144a、144b、144c依據(jù)施加到柵極118、120、122a-122c的偏壓選擇性的實(shí)施。在一些實(shí)施例中，控制柵極和選擇柵極118、120共享橫向布置在控制柵極和選擇柵極118、120之間的源極/漏極136。源極/漏極區(qū)134、136、138a、138b可以是，例如，以具有相對(duì)摻雜類型(n或p型)的摻雜區(qū)作為半導(dǎo)體襯底106的周圍區(qū)。此外，源極/漏極區(qū)134、136、138a、138b可以是，例如，被硅化物層216、218覆蓋。在一些實(shí)施例中，硅化物層216、218是硅化鎳或硅化鈦。

在一些實(shí)施例中，主側(cè)壁結(jié)構(gòu)220和/或接觸蝕刻停止層(cesl)222排列柵極118、120、122a-122c的側(cè)壁。此外，在一些實(shí)施例中，cesl222橫向延伸以覆蓋源極/漏極區(qū)134、136、138a、138b，和/或以覆蓋第一和/或第二隔離區(qū)116、202、204。甚至，在一些實(shí)施例中，主側(cè)壁結(jié)構(gòu)220橫向布置在cesl222和柵極118、120、122a-122c之間，和/或橫向布置在cesl222和高k層208a-208c之間。此外，在一些實(shí)施例中，主側(cè)壁結(jié)構(gòu)220和cesl222的上表面或頂面與柵極118、120、122a-122c的上表面或頂面基本共面。主側(cè)壁結(jié)構(gòu)220和/或cesl222可以是，例如，氧化硅，氮化硅，或一些其它電介質(zhì)。

第一ild層146橫向布置在柵極118、120、122a-122c之間以及，在一些實(shí)施例中，具有與柵極118、120、122a-122c的上表面或頂面基本共面的上表面或頂面。第二ild層148布置在第一ild層146上方以及，在一些實(shí)施例中，具有與柵極118、120、122a-122c的上表面或頂面基本共面的下部或底面。第一和/或第二ild層146、148可以是，例如，氧化物、聚硅酸鹽玻璃(psg)、具有小于約3.9的介電常數(shù)的介電材料(即，低κ介電材料)，或一些其它介電材料。接觸件150、152、154a、154b穿過(guò)第一和第二ild層146、148垂直延伸至一個(gè)或多個(gè)源極/漏極區(qū)134、136、138a、138b，和/或延伸至一個(gè)或多個(gè)柵極118、120、122a-122c。接觸件150、152、154a、154b可以是，例如，鎢、銅、鋁銅或一些其它導(dǎo)電材料。

圖2示出具有多個(gè)邏輯器件112a-112c的ic，多個(gè)或少個(gè)邏輯器件是合適的。例如，圖2的ic可以省略第一和第三邏輯器件112a、112c。作為另外的實(shí)例，圖2的ic可以省略第一和第二邏輯器件112a、112b。也作為另外的實(shí)例，圖2的ic可以省略第二和第三邏輯器件112a、112c。

參考圖3至圖22，提供了用于制造具有嵌入式sonos存儲(chǔ)單元的ic的高k后制方法的一些實(shí)施例的一系列截面圖。

如圖3的截面圖300所示，在半導(dǎo)體襯底106的上側(cè)上形成第一隔離區(qū)116以將半導(dǎo)體襯底106的存儲(chǔ)區(qū)104與半導(dǎo)體襯底106的邏輯區(qū)114橫向隔開。此外，在半導(dǎo)體襯底106的上側(cè)上形成一個(gè)或多個(gè)第二隔離區(qū)202、204以將邏輯區(qū)114分成邏輯器件區(qū)302、304、306。例如，邏輯器件區(qū)302、304、306可以對(duì)應(yīng)于不同的器件類型，諸如高壓晶體管和雙柵極氧化物晶體管。在一些實(shí)施例中，第一和第二隔離區(qū)116、202、204同時(shí)形成。此外，在一些實(shí)施例中，用于形成第一和/或第二隔離區(qū)116、202、204的工藝包括對(duì)半導(dǎo)體襯底106蝕刻以形成溝槽，以及隨后用介電材料填充溝槽。

如圖4的截面圖400所示，形成電荷捕獲層130以覆蓋半導(dǎo)體襯底106以及第一和第二隔離區(qū)116、202、204。在一些實(shí)施例中，電荷捕獲層130包括第一氧化物層402、布置在第一氧化物層402上方的氮化物或納米晶體層404以及布置在氮化物或納米晶體層404上方的第二氧化物層406。第一和第二氧化物層402、406可以是，例如，氧化硅和/或氮化物或納米晶體層402可以是，例如，氮化硅或硅納米晶體。此外，在一些實(shí)施例中，氮化物或納米晶體層404直接布置在第一氧化物層402上，和/或第二氧化物層406可以直接布置在氮化物或納米晶體層404上。用于形成電荷捕獲層130的工藝可以，例如，包括依次形成第一氧化物層402、氮化物或納米晶體層404和第二氧化物層406?？梢酝ㄟ^(guò)例如熱氧化、化學(xué)汽相沉積(cvd)、物理汽相沉積(pvd)、原子層沉積(ald)或前述組合形成第一和第二氧化物層402、406和氮化物或納米晶體層404。

如圖5的截面圖500所示，對(duì)電荷捕獲層130實(shí)施第一蝕刻。第一蝕刻使電荷捕獲層130保留(localizes)在與存儲(chǔ)區(qū)104的控制晶體管區(qū)504橫向鄰近的存儲(chǔ)區(qū)104的選擇晶體管區(qū)502。用于實(shí)施第一蝕刻的工藝可以，例如，包括在電荷捕獲層130上方沉積和圖案化第一光刻膠層506以掩蔽電荷捕獲層130的保留于選擇晶體管502的區(qū)域。此外，該工藝可以，例如，包括施加一個(gè)或多個(gè)蝕刻劑508到電荷捕獲層130同時(shí)使用第一光刻膠層506作為掩模。甚至，該工藝可以包括，例如，依次去除或剝離第一光刻膠層506。

如圖6的截面圖600所示，形成第一介電層210以覆蓋電荷捕獲層130和半導(dǎo)體襯底106的暴露區(qū)域。第一介電層210可以是，例如，氧化硅或一些其它氧化物。此外，可以通過(guò)例如，一個(gè)或多個(gè)熱氧化、cvd、pvd或ald形成第一介電層210。在一些實(shí)施例中，可以共形地形成第一介電層210(例如，具有基本均勻的厚度)。

如圖7的截面圖700所示，對(duì)第一介電層210實(shí)施第二蝕刻以使第一介電層210保留于第一和第二邏輯器件區(qū)302、304。用于實(shí)施第二蝕刻的工藝可以，例如，包括沉積和圖案化第一介電層210上方的第二光刻膠層702以掩蔽第一介電層210的保留于第一和第二邏輯器件區(qū)302、304的區(qū)域。此外，該工藝可以包括，例如，施加一個(gè)或多個(gè)蝕刻劑704到第一介電層210，同時(shí)使用第二光刻膠層702作為掩模。甚至，該工藝可以包括，例如，依次去除或剝離第二光刻膠層702。

如圖8的截面圖800所示，第二介電層802形成為內(nèi)襯于電荷捕獲層130、第一介電層210和半導(dǎo)體襯底106的暴露區(qū)。第二介電層802可以是，例如，氧化硅或一些其他氧化物。此外，可以通過(guò)例如，一個(gè)或多個(gè)熱氧化、cvd、pvd或ald形成第二介電層802。在一些實(shí)施例中，可以共形的形成第二介電層802。

如圖9的截面圖900所示，對(duì)第一和第二介電層210、802實(shí)施第三蝕刻以暴露第一和第三邏輯器件區(qū)302、306之間的第二邏輯器件區(qū)304。實(shí)施第三蝕刻的工藝可以包括，例如，在第二介電層802的橫向地圍繞第二邏輯器件區(qū)304的區(qū)域上方沉積和圖案化光刻膠層902。此外，該工藝可以包括，例如，施加一個(gè)或多個(gè)蝕刻劑904到第一和第二介電層210、802，同時(shí)使用第三光刻膠層902作為掩模。甚至，該工藝可以包括，例如，依次去除或剝離第三光刻膠層902。

如圖10的截面圖1000所示，第三介電層1002形成為內(nèi)襯于第二介電層802和第二邏輯器件區(qū)304。第三介電層1002可以是，例如，氧化硅。此外，可以通過(guò)，例如，一個(gè)或多個(gè)熱氧化、cvd、pvd、或ald形成第三介電層1002。在一些實(shí)施例中，可以共形地形成第三介電層1002。

如圖10的截面圖1000所示，第一導(dǎo)電層1004形成為內(nèi)襯于第三介電層1002。第一導(dǎo)電層1004可以是，例如，多晶硅(例如，摻雜的多晶硅)或一些其它導(dǎo)電材料。此外，可以通過(guò)，例如，一個(gè)或多個(gè)cvd、pvd或ald形成第一導(dǎo)電層1004。在一些實(shí)施例中，可以共形地形成第一導(dǎo)電層1004。

如圖11的截面圖1100所示，對(duì)電荷捕獲層130、第一導(dǎo)電層1004(見(jiàn)，例如，圖10)以及第一、第二和第三介電層210，802，1002(見(jiàn)，例如，圖10)實(shí)施第四蝕刻。第四蝕刻分別在控制和選擇晶體管區(qū)502、504上方形成控制柵極118和選擇柵極120，以及分別在第一、第二和第三邏輯器件區(qū)302、304、306上方形成第一、第二和第三偽柵極1102、1104、1106。此外，第四蝕刻使電荷捕獲層130保留于控制柵極118下面以及使第一介電層210保留于第一偽柵極1102下面。甚至，第四蝕刻將第二介電層802分成獨(dú)立的并且位于第三和第一偽柵極1106、1102以及選擇和控制柵極120、118下面的多個(gè)第二介電層212、1108、1110、1112。此外，第四蝕刻將第三介電層1102分成獨(dú)立的并且位于第二、第三和第一偽柵極1104、1106、1102以及選擇和控制柵極120、118下面的多個(gè)第三介電層214、1114、1116、1120。

實(shí)施第四蝕刻的工藝可以包括，例如，在第一導(dǎo)電層1004的對(duì)應(yīng)于控制、選擇和偽柵極118、120、1102-1106的區(qū)域上方沉積和圖案化第四光刻膠層1122。此外，工藝可以包括，例如，施加一個(gè)或多個(gè)蝕刻劑1124到電荷捕獲層130、第一導(dǎo)電層1004以及第一、第二和第三介電層210、802、1002，同時(shí)使用第四光刻膠層1122作為掩模。甚至，該工藝可以包括依次去除或剝離第四光刻膠層1124。

如圖12的截面圖1200所示，在半導(dǎo)體襯底106的暴露區(qū)內(nèi)形成輕摻雜漏極(ldd)區(qū)1202、1204、1206。在一些實(shí)施例中，通過(guò)例如離子注入將離子1208注入到半導(dǎo)體襯底106內(nèi)以形成ldd區(qū)1202、1204、1206。

如圖13的截面圖1300所示，側(cè)壁層1302形成為內(nèi)襯于第一、第二和第三偽柵極1102、1104、1106；控制和選擇118、120以及l(fā)dd區(qū)1202、1204、1206。側(cè)壁層1302可以是，例如，氧化硅、氮化硅、或一些其它電介質(zhì)。此外，可以通過(guò)，例如，一個(gè)或多個(gè)熱氧化、cvd、pvd或ald形成側(cè)壁層1302。在一些實(shí)施例中，可以共形地形成側(cè)壁層1302。

如圖14的截面圖1400所示，回蝕側(cè)壁層1302以形成主側(cè)壁結(jié)構(gòu)220，主側(cè)壁結(jié)構(gòu)220內(nèi)襯于第一、第二和第三偽柵極1102、1104、1106以及控制和選擇118、120的側(cè)壁。在一些實(shí)施例中，主側(cè)壁結(jié)構(gòu)220限制于側(cè)壁(即，沒(méi)有橫向延伸)。用于實(shí)施回蝕的工藝可以包括，例如，對(duì)側(cè)壁層1302施加一個(gè)或多個(gè)蝕刻劑1402的大致時(shí)間是蝕刻劑1402通過(guò)側(cè)壁層1302的厚度蝕刻的時(shí)間。

如圖15的截面圖1500所示，形成包括ldd區(qū)1202、1204、1206(見(jiàn)，例如，圖14)的源極/漏極區(qū)134、136、138a、138b。在一些實(shí)施例中，通過(guò)例如離子注入將離子1502注入到半導(dǎo)體襯底106內(nèi)形成源極/漏極區(qū)134、136、138a、138b。

如圖16的截面圖1600所示，在一些實(shí)施例中，在源極/漏極區(qū)134、136、138a、138b上形成硅化物層216、218。用于形成硅化物層216、218的工藝可以包括，例如，鎳硅化工藝。此外，形成硅化物層216、218的工藝可以包括，例如，形成覆蓋圍繞源極/漏極區(qū)134、136、138a、138b的表面的光刻膠保護(hù)氧化物(rpo)層，以阻擋硅化物形成在這些表面上。

如圖16的截面圖1600所示，形成cesl222形成為內(nèi)襯于：主側(cè)壁結(jié)構(gòu)220；第一、第二和第三偽柵極1102、1104、1106以及控制柵極和選擇柵極118、120的上表面或頂面；以及源極/漏極區(qū)134、136、138a、138b。cesl222可以是，例如，氧化硅、氮化硅或一些其他電介質(zhì)。此外，可以通過(guò)，例如一個(gè)或多個(gè)熱氧化、cvd、pvd或ald形成cesl222。在一些實(shí)施例中，可以共形地形成cesl222。

如圖16的截面圖1600所示，形成覆蓋cesl222的第一ild層146。第一ild層146可以是，例如，氧化物、psg、底k電介質(zhì)或一些其它電介質(zhì)。此外，可以通過(guò)，例如，一個(gè)或多個(gè)cvd或pvd形成第一ild層146。

如圖17的截面圖1700所示，對(duì)第一ild層146、主側(cè)壁結(jié)構(gòu)220和cesl222實(shí)施第一平坦化工藝以暴露第一、第二和第三偽柵極1102、1104、1106的以及控制柵極和選擇柵極118、120的上表面或頂面?？梢酝ㄟ^(guò)，例如，化學(xué)機(jī)械拋光(cmp)和/或回蝕實(shí)施第一平坦化工藝。

如圖18的截面圖1800所示，對(duì)第一、第二和第三偽柵極1102、1104、1106(見(jiàn)，例如，圖17)實(shí)施第五蝕刻以去除偽柵極1102、1104、1106以及形成各自的柵極開口1802、1804。用于實(shí)施第五蝕刻的工藝可以包括，例如，沉積或圖案化覆蓋控制柵極和選擇柵極118、120的第五光刻膠層1806。此外，該工藝可以包括，例如，對(duì)第一、第二和第三偽柵極1102、1104、1106施加一個(gè)或多個(gè)蝕刻劑1808，同時(shí)使用第五光刻膠層1806作為掩模。此外，該工藝可以包括，例如，依次地去除或剝離第五光刻膠層1806a。

如圖19的截面圖1900所示，高k層1902形成為內(nèi)襯于柵極開口1802、1804(見(jiàn)，例如，圖18)，柵極開口1802、1804先前被第一、第二和第三偽柵極1102、1104、1106(見(jiàn)，例如，圖17)占有。高k層1902具有超過(guò)約3.9的介電常數(shù)k以及可以是，例如，氧化鉿。此外，可以通過(guò)，例如，cvd、pvd、ald或前述組合形成高k層1902。在一些實(shí)施例中，可以共形的形成高k層1902。

如圖19的截面圖1900所示，在柵極開口1802、1804內(nèi)形成覆蓋高k層1902的第二導(dǎo)電層1904(見(jiàn)，例如，圖18)。與第一導(dǎo)電層1004(見(jiàn)，例如，圖10)相比，第二導(dǎo)電層1904是不同的材料以及可以是，例如，銅、鎢、鋁或某一些其它金屬。此外，可以通過(guò)，例如，cvd、pvd、ald或前述組合形成第二導(dǎo)電層1904。

如圖20的截面圖2000所示，對(duì)第二導(dǎo)電層1904和高k層1902(見(jiàn)，例如，圖19)實(shí)施第二平坦化工藝至約與控制柵極和選擇柵極118、120的上表面或頂面基本共面(見(jiàn)，例如，圖19)。第二平坦化工藝在柵極開口1802、1804(見(jiàn)，例如，圖18)內(nèi)形成邏輯柵極122a、122b、122c。此外，第二平坦化將高k層1902分成獨(dú)立的并且在邏輯柵極122a、122b、122c下面的多個(gè)高k層208a、208b、208c。甚至，在一些實(shí)施例中，第二平坦化使邏輯柵極122a-122c的上表面或頂面與第一ild層146和控制柵極118的上表面或頂面共面。通過(guò)，例如，cmp和/或回蝕刻實(shí)施第二平坦化。

如圖21的截面圖2100所示，第二ild層148形成為覆蓋第一ild層146以及控制柵極和選擇柵極118、120以及邏輯柵極122a-122c。第二ild層148可以是，例如，氧化物、psg或低k電介質(zhì)。此外，可以通過(guò)，例如cvd或pcd形成第二ild層148。

如圖22的截面圖2200所示，對(duì)第二ild層148實(shí)施第三平坦化?？梢酝ㄟ^(guò)，例如，cmp或回蝕實(shí)施第三平坦化。

如圖22的截面圖2200所示，接觸件150、152、154a、154b形成為延伸穿過(guò)第一和第二ild層146、148至源極/漏極區(qū)134、136、138a、138b。此外，或可選的，接觸件150、152、154a、154b形成為延伸到控制柵極、選擇柵極和邏輯柵極118、120、122a-122c。接觸件150、152、154a、154b可以由例如鎢、銅、鋁銅或一些其它導(dǎo)電材料形成。此外，用于形成接觸件150、152、154a、154b的工藝可以包括，例如，對(duì)第一和第二ild層146、148實(shí)施第六蝕刻以形成接觸開口，用第三導(dǎo)電層填充接觸開口，以及平坦化第三導(dǎo)電層以使第二ild層148和第三導(dǎo)電層的上部表面共面。

參考圖23，提供了用于制造具有sonos存儲(chǔ)單元的高k后制方法的一些實(shí)施例的流程圖2300。高k后制方法可以是，例如，關(guān)于圖3至圖22所示的一系列截面圖。

在2302，形成隔離區(qū)以橫向地隔開半導(dǎo)體襯底的存儲(chǔ)區(qū)和邏輯區(qū)。見(jiàn)，例如，圖3。

在2304，在存儲(chǔ)和邏輯區(qū)上方形成橫向地隔開的多個(gè)介電區(qū)。此外，形成具有包括位于存儲(chǔ)區(qū)上方的電荷捕獲層的介電區(qū)的多個(gè)介電區(qū)。在一些實(shí)施例中，形成具有不同厚度的多個(gè)介電區(qū)。見(jiàn)，例如，圖4至圖10。

在2306，在介電區(qū)上方由多晶硅分別形成控制柵極、選擇柵極和偽柵極。在邏輯區(qū)上方形成偽柵極，以及在存儲(chǔ)區(qū)上方形成橫向地隔開的控制柵極和選擇柵極。此外，在電荷捕獲層上方形成控制柵極。見(jiàn)，例如，圖10和11。

在2308，在控制柵極、選擇柵極和偽柵極的相對(duì)兩側(cè)上形成源極/漏極區(qū)。見(jiàn)，例如，圖12至圖15。

在2310，形成第一ild層以覆蓋控制柵極、選擇柵極和偽柵極以及源極/漏極區(qū)。見(jiàn)，例如，圖16和17。

在2312，去除偽柵極以形成柵極開口。見(jiàn)，例如，圖18。

在2314，在柵極開口內(nèi)形成高k層。高k層具有超過(guò)約3.9的介電常數(shù)。見(jiàn)，例如，圖19。

在2316，在高k層上方、在柵極開口中并且由金屬形成邏輯柵極。見(jiàn)，例如，圖20。

在2318，形成第二ild層以覆蓋第一ild層以及控制柵極、選擇柵極和邏輯柵極。見(jiàn)，例如，圖21和圖22。

在2320，形成接觸件，接觸件延伸穿過(guò)第一和第二ild層至源極/漏極區(qū)和/或至控制柵極、選擇柵極和邏輯柵極。見(jiàn)，例如，圖22。

通過(guò)形成高k層和金屬柵極后制(例如，形成源極/漏極區(qū)后)，降低了制造成本并且縮短了工藝長(zhǎng)度。此外，通過(guò)使用hkmg技術(shù)，ic獲得了優(yōu)良的性能、低的能耗和尺寸。

雖然該方法描述為使用多晶硅的控制、選擇和偽柵極以及金屬的邏輯柵極，但是可以采用不同的柵極材料。此外，該方法描述為使用高k層，高k層可以省略或用不同的材料替代。此外，通過(guò)流程圖2300描述的方法在此示出或描述為一系列的行為或事件，應(yīng)當(dāng)理解，這樣的行為或事件的示出順序不應(yīng)以限制性的意義解釋。例如，一些行為可以以不同的順序發(fā)生和/或與除了在此示出的和/或描述的其它行為或事件同時(shí)發(fā)生。此外，并非需要所有示出的動(dòng)作來(lái)實(shí)現(xiàn)在此描述的實(shí)施例或一個(gè)或多個(gè)方面，以及可以以一個(gè)或多個(gè)單獨(dú)的行為和/或相來(lái)進(jìn)行在此描述的一個(gè)或多個(gè)行為。

因此，如上所理解的，本發(fā)明提供了一種包括邏輯器件和存儲(chǔ)單元的集成電路。邏輯器件布置在半導(dǎo)體襯底上并且包括布置在高k介電層內(nèi)的邏輯柵極。存儲(chǔ)單元布置在半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管。控制和選擇晶體管分別包括控制柵極和選擇柵極，以及控制晶體管還包括控制柵極下面的電荷捕獲層?？刂茤艠O和選擇柵極是第一材料，以及邏輯柵極是第二材料。

在其它實(shí)施例中，本發(fā)明提供了一種用于制造集成電路的高k后制方法。在半導(dǎo)體襯底上方形成電荷捕獲層?？刂茤艠O、選擇柵極和偽柵極由第一材料形成并且橫向隔開在半導(dǎo)體襯底上方。在電荷捕獲層上方形成控制柵極。ild層形成為橫向地位于控制柵極、選擇柵極和偽柵極之間并且具有與控制柵極、選擇柵極和偽柵極的上部表面基本共面的上部表面。去除偽柵極以形成柵極開口。高k介電層形成為內(nèi)襯于柵極開口。在柵極開口中和高k介電層上方形成第二材料的邏輯柵極。

在其它實(shí)施例中，本發(fā)明提供了一種包括邏輯器件和存儲(chǔ)單元的ic。邏輯器件布置在半導(dǎo)體襯底上并且包括邏輯柵極。存儲(chǔ)單元布置在半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管?？刂坪瓦x擇晶體管分別包括控制柵極和選擇柵極，以及控制晶體管還包括控制柵極下面的電荷捕獲層?？刂茤艠O和選擇柵極是第一材料，以及邏輯柵極是第二材料。根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種集成電路(ic)，包括：邏輯器件，布置在半導(dǎo)體襯底上并且包括邏輯柵極，其中，所述邏輯柵極布置在高k介電層內(nèi)；以及存儲(chǔ)單元，布置在所述半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管，其中，所述控制晶體管和所述選擇晶體管分別包括控制柵極和選擇柵極，以及其中，所述控制晶體管還包括位于所述控制柵極下面的電荷捕獲層；其中，所述控制柵極和所述選擇柵極是第一材料，以及其中，所述邏輯柵極是第二材料；

在上述的集成電路中，所述高k介電層的上部表面與所述控制柵極、所述選擇柵極和所述邏輯柵極的上部表面共面。

在上述的集成電路中，所述第一材料是多晶硅以及所述第二材料是金屬。

在上述的集成電路中，所述控制柵極和所述選擇柵極沒(méi)有通過(guò)所述高k介電層與所述半導(dǎo)體襯底分離。

在上述的集成電路中，所述電荷捕獲層限制在所述控制柵極下面。

在上述的集成電路中，所述控制柵極、所述選擇柵極和所述邏輯柵極的上部表面共面。

在上述的集成電路中，還包括：層間介電(ild)層，橫向地布置在所述控制柵極和所述選擇柵極之間并且包括與所述控制柵極、所述選擇柵極和所述邏輯柵極的所述上部表面共面的上部表面。

在上述的集成電路中，還包括：第一源極/漏極區(qū)，橫向地布置在所述控制柵極和所述選擇柵極之間；以及第二源極/漏極區(qū)和第三源極/漏極區(qū)，對(duì)應(yīng)于所述控制柵極和所述選擇柵極，并且像所述第一源極/漏極區(qū)布置在對(duì)應(yīng)的所述控制柵極和所述選擇柵極的相對(duì)兩側(cè)上以與所述第一源極/漏極區(qū)一起限定溝道區(qū)。

在上述的集成電路中，還包括：介電區(qū)，對(duì)應(yīng)于所述控制柵極、所述選擇柵極和所述邏輯柵極以及布置在對(duì)應(yīng)的所述控制柵極、所述選擇柵極和所述邏輯柵極下面，其中，所述介電區(qū)的高度在所述介電區(qū)之間變化。

根據(jù)本發(fā)明的另一實(shí)施例，還提供了一種用于制造集成電路的方法，所述方法包括：在半導(dǎo)體襯底上方形成電荷捕獲層；形成第一材料的控制柵極、選擇柵極和偽柵極，所述控制柵極、所述選擇柵極和所述偽柵極在所述半導(dǎo)體襯底上方橫向隔開，其中，在所述電荷捕獲層上方形成所述控制柵極；在橫向地位于所述控制柵極、所述選擇柵極和所述偽柵極之間形成層間介電(ild)層，以及所述層間介電(ild)層具有與所述控制柵極、所述選擇柵極和所述偽柵極的上部表面共面的上部表面；去除所述偽柵極以形成柵極開口；形成內(nèi)襯于所述柵極開口的高k介電層；以及在所述柵極開口中且在所述高k介電層上方形成第二材料的邏輯柵極。

在上述方法中，還包括：去除所述偽柵極，但是不去除所述控制柵極和所述選擇柵極。

在上述方法中，所述去除包括：對(duì)所述偽柵極實(shí)施蝕刻以形成所述柵極開口。

在上述方法中，形成所述邏輯柵極包括：在所述高k介電層上方形成填充所述柵極開口的所述第二材料的導(dǎo)電層；對(duì)所述導(dǎo)電層實(shí)施平坦化以形成所述邏輯柵極。

在上述方法中，所述第一材料是多晶硅以及所述第二材料是金屬。

在上述方法中，還包括：在橫向地位于所述控制柵極和所述選擇柵極之間形成第一源極/漏極區(qū)；以及形成對(duì)應(yīng)于所述控制柵極和所述選擇柵極的第二源極/漏極區(qū)和第三源極/漏極區(qū)，以及所述第二源極/漏極區(qū)和所述第三源極/漏極區(qū)像所述第一源極/漏極區(qū)布置在對(duì)應(yīng)的所述控制柵極和所述選擇柵極的相對(duì)兩側(cè)上以與所述第一源極/漏極區(qū)一起限定具有溝道區(qū)。

在上述方法中，還包括：形成多個(gè)介電區(qū)，所述多個(gè)介電區(qū)在所述半導(dǎo)體襯底上方橫向地隔開并且具有在所述介電區(qū)之間變化的高度；以及分別在所述介電區(qū)上方形成所述控制柵極、所述選擇柵極和所述邏輯柵極。

在上述方法中，還包括：形成覆蓋所述電荷捕獲層和所述半導(dǎo)體襯底的導(dǎo)電層；以及對(duì)所述導(dǎo)電層實(shí)施蝕刻以形成所述控制柵極、所述選擇柵極和所述偽柵極。

根據(jù)本發(fā)明的又一實(shí)施例，還提供了一種集成電路(ic)包括：邏輯器件，布置在半導(dǎo)體襯底上并且包括邏輯柵極：以及存儲(chǔ)單元，布置在所述半導(dǎo)體襯底上并且包括彼此橫向鄰近的控制晶體管和選擇晶體管，其中，所述控制晶體管和所述選擇晶體管分別包括控制柵極和選擇柵極，以及其中，所述控制晶體管還包括位于所述控制柵極下面的電荷捕獲層；其中，所述控制柵極和所述選擇柵極是第一材料，以及其中，所述邏輯柵極是第二材料。

在上述集成電路中，所述邏輯柵極布置在高k介電層內(nèi)。

在上述集成電路中，所述高k介電層的上部表面與所述控制柵極、所述選擇柵極和所述邏輯柵極的上部表面共面。

上面概述了若干實(shí)施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或修改用于實(shí)施與在此所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢(shì)的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。