本公開實施例涉及半導體裝置與其形成方法。

背景技術(shù)：

隨著半導體技術(shù)進展，對更高儲存容量、更快處理系統(tǒng)、更高效能、與更低成本的需求也隨之增加。為達上述需求，半導體產(chǎn)業(yè)持續(xù)縮小半導體裝置的尺寸。半導體裝置可為金屬氧化物半導體場效晶體管(mosfet)如平面的mosfet與finfet。

尺寸縮小會增加半導體工藝的復雜度。

技術(shù)實現(xiàn)要素：

本公開一實施例提供的半導體裝置的形成方法，包括：形成多個鰭狀物于基板上；沉積柵極層于鰭狀物上，且柵極層具有第一材料；沉積犧牲層于柵極層上，犧牲層具有第二材料，且第二材料不同于第一材料；以第一漿料或蝕刻品移除犧牲層的第一部分，且第一漿料與蝕刻品對第一材料與第二材料具有第一選擇性；以第二漿料或蝕刻品移除柵極層的第一部分與犧牲層的第二部分以形成平坦化的柵極層，第二漿料或蝕刻品對第一材料與第二材料具有第二選擇性，且第一選擇性大于第二選擇性。

附圖說明

圖1-圖5是一些實施例中，半導體裝置于工藝的多種階段的附圖。

圖6是半導體裝置的半成品的剖視圖。

圖7-圖13是一些實施例中，半導體裝置于工藝的多種階段的附圖。

圖14是一些實施例中，半導體裝置的制作方法的流程圖。

其中，附圖標記說明如下：

d1、d2、d3、d4、d5深度

d、h1、h2、h3、h4、t742、1154t厚度

h5、h6、h7、h8高度

s1、s2形貌高度

w1、w2、w3、w4、w5寬度

100半導體裝置

102基板

102t、212t、216t、220t、224t、226t、336t、538t、742t*、1258t上表面

104a墊層

104b掩模層

106光致抗蝕劑層

108.1、108.2、108.3、108.4、108.5開口

210、214、218、222鰭狀物區(qū)

210*finfet

212、212*、216、216*、220、220*、224、224*鰭狀物

226、228、230、232、234溝槽

336sti區(qū)

538、538*多晶硅層

538**平坦化的多晶硅層

538p隆起區(qū)

538s、538s*、538s**、538s**、742s表面形貌

538v凹陷

640所需的平坦化的多晶硅表面高度

742犧牲蓋層

742*平坦化的犧牲蓋層部分

844復合表面

1046、1048、1050、1052柵極結(jié)構(gòu)

1154間隔物

1156、1364界面

1258部分

1360源極區(qū)

1362漏極區(qū)

1400方法

1410、1420、1430、1440、1450、1460步驟

具體實施方式

下述內(nèi)容提供的不同實施例或?qū)嵗蓪嵤┍竟_的不同結(jié)構(gòu)。特定構(gòu)件與排列的實施例是用以簡化本公開而非局限本公開。舉例來說，形成第一構(gòu)件于第二構(gòu)件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構(gòu)件而非直接接觸。此外，本公開的多種例子中可重復標號，但這些重復僅用以簡化與清楚說明，不代表不同實施例及/或設(shè)置之間具有相同標號的單元之間具有相同的對應關(guān)系。

此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用于簡化說明某一元件與另一元件在圖示中的相對關(guān)系?？臻g性的相對用語可延伸至以其他方向使用的元件，而非局限于圖示方向。元件亦可轉(zhuǎn)動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。

值得注意的是，下述內(nèi)容提及的「一實施例」、「例示性實施例」、或類似敘述指的是可包含特定結(jié)構(gòu)或特征的實施例，但每一實施例不必包含特定結(jié)構(gòu)或特征。此外，這些用語所指的不一定是相同實施例。另一方面，當一實施例關(guān)于特定結(jié)構(gòu)或特征時，本領(lǐng)域技術(shù)人員自可將此實施例的結(jié)構(gòu)或特征，連結(jié)至未明確說明這些結(jié)構(gòu)或特征的另一實施例。

此處所用的用語「約」指的是給定值的±10％，或視情況為給定值的±5％，或一些實施例中為給定值的±1％。舉例來說，「約100nm-」包含90nm至110nm之間的范圍。

此處所用的用語「名義上」指的是構(gòu)件或訊號的性質(zhì)或參數(shù)，在產(chǎn)品設(shè)計時通常高于及/或低于給定數(shù)值的范圍。數(shù)值范圍通常源自于工藝或容忍度的些微變異。舉例來說，一膜具有名義上100nm的厚度，應理解為100nm加上或減去特定％的數(shù)值，比如100nm±1％、100nm±5％、或100nm±10％。

應理解的是，此處所用的術(shù)語或用語僅用以說明而非局限本公開，其可使本領(lǐng)域技術(shù)人員理解本公開。

此處所用的用語「選擇性」指的是相同蝕刻條件下，兩種材料的蝕刻率的比例。

此處所用的用語「基板」指的是后續(xù)材料層添加其上的材料?；灞旧砜蓤D案化，且添加其頂部上的材料亦可圖案化或未圖案化。此外，「基板」可為任何種類的半導體材料如硅、鍺、砷化鎵、磷化銦、或類似物。另一方面，基板可為非導電材料如玻璃或藍寶石晶片。

制作finfet的方法的實施例

圖1-圖5與圖7-圖13是一些實施例中，半導體裝置于工藝的多種階段中的透視圖與剖視圖。

圖1是一些實施例中，圖案化半導體的基板102之后的半導體裝置100其半成品的剖視圖。墊層104a與掩模層104b形成于基板102上。墊層104a可為薄膜如氧化硅，其形成方法可為熱氧化工藝。墊層104a可作為基板102與掩模層104b之間的粘著層。墊層104a亦可作為蝕刻掩模層104b時的蝕刻停止層。在一實施例中，掩模層104b的組成為氮化硅，其形成方法可為低壓化學氣相沉積(lpcvd)或等離子體增強cvd(pecvd)。掩模層104b作為后續(xù)蝕刻工藝時的硬掩模。圖案化的光致抗蝕劑層106形成于掩模層104b上，且具有開口108.1、108.2、108.3、108.4、與108.5。

圖2是一實施例中，分別形成鰭狀物區(qū)210的鰭狀物212、鰭狀物區(qū)214的鰭狀物216、鰭狀物區(qū)218的鰭狀物220、與鰭狀物區(qū)222的鰭狀物224之后的半導體裝置100其半成品的剖視圖。經(jīng)由開口108.1、108.2、108.3、108.4、與108.5蝕刻掩模層104b與墊層104a，以露出下方的基板102。接著蝕刻露出的基板102，以形成溝槽226、228、230、232、與234于基板102中。溝槽226、228、230、232、與234分別具有深度d1、d2、d3、d4、與d5，各自取決于蝕刻參數(shù)與開口108.1、108.2、108.3、108.4、與108.5的寬度w1、w2、w3、w4、與w5(蝕刻速率負載效應)。由于蝕刻速率負載效應，基板102的較大的露出區(qū)域被蝕刻的速率，比基板102的較小的露出區(qū)域被蝕刻的速率快。如此一來，圖案化的光致抗蝕劑層106其較寬的開口會導致較深的溝槽，而較窄的開口會導致較淺的溝槽。舉例來說，對應開口108.2的基板102的面積，大于對應開口108.1、108.3、108.4、及/或108.5的基板102的面積，因此對應開口108.2的溝槽228的深度d2大于溝槽226、230、232、及/或234的深度d1、d3、d4、及/或d5。在另一實施例中，由于蝕刻速率負載效應，開口的寬度w2>w3>w5>w1造成溝槽的深度d2>d3>d5>d1。蝕刻速率負載效應即蝕刻速率受其蝕刻表面的大小影響。一般而言，露出的面積增加時，蝕刻速率通常增加。

在一些實施例中，開口108.1、108.2、108.3、108.4、與108.5的寬度w1、w2、w3、w4、與w5，各自對應溝槽226、228、230、232、與234的寬度(介于約30nm至約300nm之間)，以對應溝槽226、228、230、232、與234的深度d1、d2、d3、d4、與d5(介于約100nm至約250nm之間)。在一些實施例中，溝槽226及/或232的寬度介于約30nm至約150nm之間。在一些實施例中，溝槽226、228、230、232、與234的深寬比(d/w)大于或小于約7.0，或介于約7.0至約8.0之間。

位于溝槽226、228、230、232、與234的部分基板102，形成鰭狀物212、216、220、與224。在一些實施例中，溝槽226、228、230、232、與234彼此相隔的空間(即鰭狀物的寬度)介于約30nm至約150nm之間。接著移除光致抗蝕劑層106。之后可進行清潔步驟，以移除半導體的基板102的原生氧化物。清潔步驟可采用稀釋的氫氟酸。

圖3是一實施例中，形成sti區(qū)336之后的半導體裝置100其半成品的剖視圖。圖4是一實施例中，圖3的半導體裝置100的鰭狀物區(qū)210的剖視圖。sti區(qū)336的形成方法包含沉積與蝕刻介電材料。將介電材料填入溝槽226、228、230、232、與234中。介電材料可包含氧化硅。在一些實施例中，可采用其他介電材料如氮化硅、氮氧化硅、摻查氟的硅酸鹽玻璃(fsg)、或高介電常數(shù)的介電材料。在一實施例中，介電材料的形成方法可為可流動cvd(fcvd)工藝或高密度等離子體(hdp)cvd工藝，其采用硅烷(sih4)與氧(o2)作為反應前驅(qū)物。在其他實施例中，介電材料的形成方法可為次壓cvd(sacvd)工藝或高深寬比(harp)工藝，其工藝氣體可包含四乙氧硅烷(teos)及/或臭氧(o3)。在又一其他實施例中，介電材料可為旋轉(zhuǎn)涂布的介電材料(sod)，比如氫倍半硅氧烷(hsq)或甲基倍半硅氧烷(msq)。

接著進行化學機械拋光或濕蝕刻工藝以移除掩模層104b與墊層104a。接著蝕刻介電材料，以形成sti區(qū)336如3圖所示。在一實施例中，蝕刻介電材料的步驟可采用濕蝕刻工藝，比如將基板102浸入氫氟酸。在另一實施例中，蝕刻步驟可采用干蝕刻工藝，比如以chf3或bf3作為蝕刻氣體的干蝕刻工藝。鰭狀物212、216、220、及/或224自sti區(qū)336其實質(zhì)上平坦的上表面336t凸起，可形成一或多個通道區(qū)于具有鰭狀物區(qū)210、214、218、及/或222的一或多個finfet中。在一些實施例中，sti區(qū)336的上表面低于鰭狀物212、216、220、與224的上表面212t、216t、220t、與224t。在一實施例中，每一鰭狀物的較上部分的垂直尺寸介于約15nm至約50nm之間。在另一實施例中，每一鰭狀物的較上部分的垂直尺寸介于約20nm至約40nm之間。在又一實施例中，每一鰭狀物的較上部分的垂直尺寸介于約25nm至約35nm之間。

圖5是一實施例中，毯覆性沉積多晶硅層538于半導體裝置100上之后的半導體裝置100其半成品的剖視圖。多晶硅層538形成于sti區(qū)336的上表面336t以及鰭狀物212、216、220、與224的上表面212t、216t、220t、與224t上，以包覆自sti區(qū)336的上表面336t凸起的鰭狀物212、216、220、與224其較上部分。界面形成于多晶硅層538以及上表面212t、216t、220t、與224t之間。多晶硅層538的形成方法可為任何合適的沉積工藝，比如cvd、物理氣相沉積(pvd)、原子層沉積(ald)、其他合適方法、及/或上述的組合。

如圖5所示的一實施例中，多晶硅層538具有非平面的表面形貌538s，其具有多個隆起區(qū)(或峰)538p與凹陷(或谷)538v。鰭狀物區(qū)210、214、218、與222及/或sti區(qū)336的半導體裝置形貌，將影響其上方的表面形貌538s。以沉積工藝如cvd、pvd、及/或ald形成的層狀物，通常會與下方的層狀物表面的形貌一致。在一些實施例中，多晶硅層538的厚度d介于約200nm至約250nm之間。

為了半導體裝置100的后續(xù)工藝如形成柵極結(jié)構(gòu)于鰭狀物區(qū)210、214、218、與222上，可平坦化多晶硅層538的表面形貌538s。一般而言，半導體裝置中多晶硅層的非表面形貌其平坦化的方法，可采用化學基械拋光(cmp)工藝。然而下方的裝置結(jié)構(gòu)密度將影響多晶硅層的非平面的表面形貌上進行的cmp，如下述的圖6。

圖6顯示下方的鰭狀物212*、216*、220*、與224*的不同密度，與多晶硅層538*其非平面的表面形貌538s*，將不利地影響半導體裝置100*的多晶硅層538*上的cmp。在一些實施例中，半導體裝置100*；鰭狀物212*、216*、220*、與224*；以及多晶硅層538*的結(jié)構(gòu)與功能，與半導體裝置100；鰭狀物212、216、220、與224；以及多晶硅層538的結(jié)構(gòu)與功能類似。在一些實施例中，鰭狀物212*、216*、220*、與224*與半導體裝置100的鰭狀物212、216、220、與224的排列類似。位于排列緊密的鰭狀物(如鰭狀物212*)上的部分多晶硅層538*，其研磨速率比位于排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上的部分多晶硅層538*的研磨速率低。這是因為自排列緊密的鰭狀物(如鰭狀物212*)上移除的多晶硅層538*，比自排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上移除的多晶硅層538*少。如此一來，排列較不緊密的鰭狀物上平坦化的多晶硅層538*將產(chǎn)生侵蝕現(xiàn)象。位于排列較不緊密的鰭狀物(如鰭狀物216*、220*、及/或224*)上部分的多晶硅層其表面形貌538s*，將低于所需的平坦化的多晶硅表面高度640。由于裝置圖案密度取決于不一致的cmp工藝，位于鰭狀物212*、216*、220*、與224*上的多晶硅層538*其厚度也不同(鰭狀物212*上的多晶硅層538*的厚度h1>鰭狀物216*上的多晶硅層538*的厚度h2>鰭狀物220*上的多晶硅層538*的厚度h3>鰭狀物224*上的多晶硅層538*的厚度h4)。在多種例子中，厚度h1、h2、h3、及/或h4之間的差異可介于約40nm至約50nm之間。這些鰭狀物上的多晶硅層的不同厚度，可能會導致鰭狀物212*、216*、220*、與224*上的柵極結(jié)構(gòu)高度不同，進而使半導體裝置100*的finfet的金屬柵極高度不同。如此一來，finfet的不同金屬柵極高度可能會劣化半導體裝置100*的效能。

為了克服現(xiàn)有半導體裝置中不同密度的裝置結(jié)構(gòu)上的多晶硅層其cmp工藝缺點，一實施例提供犧牲蓋層為主的平坦化工藝，以平坦化多晶硅層538的非平面的表面形貌538s，如圖7至圖9所示。在一些實施例中，公知cmp的侵蝕造成鰭狀物212、216、220、與224上的多晶硅層的厚度差異，可通過犧牲蓋層為主的平坦化工藝降低約90％至約98％。犧牲蓋層為主的平坦化工藝可包含沉積犧牲蓋層(如犧牲蓋層742)、選擇性地移除部分犧牲蓋層742、以及非選擇性地移除部分犧牲蓋層742與部分多晶硅層538，以達實質(zhì)上平坦的表面形貌538s**。

圖7是一實施例中，沉積犧牲蓋層742于多晶硅層538上之后的半導體裝置100其半成品的剖視圖。在一些實施例中，犧牲蓋層742可包含絕緣材料、聚合物材料、半導體材料、導電材料、或上述的組合。在一些實施例中，絕緣材料可包含氧化物、氮化物、或上述的組合。犧牲蓋層742的形成方法可為任何合適的沉積工藝，比如cvd、pvd、ald、lpcvd、fcvd、pecvd、旋轉(zhuǎn)涂布、其他合適的沉積方法、及/或上述的組合。

在一些實施例中，用于犧牲蓋層742的材料選擇取決于其對下方的結(jié)構(gòu)、膜、及/或基板的順應性。在一些實施例中，犧牲蓋層742的材料選擇，在于犧牲蓋層742的表面形貌742s需比表面形貌538s平坦。因此犧牲蓋層742的材料對多晶硅層538的順應性差，即犧牲蓋層742的表面形貌742s實質(zhì)上不同于表面形貌538s。舉例來說，犧牲蓋層742的材料選擇可讓其表面形貌742s的形貌高度s2，低于表面形貌538s的形貌高度s1。

在一些實施例中，犧牲蓋層742可包含聚酰亞胺或摻雜的玻璃(如硼磷硅酸鹽玻璃，bpsg)，其于多晶硅層538上的順應性低于氧化物或氮化物材料。包含聚酰亞胺或摻雜的玻璃犧牲蓋層742的表面形貌742s，比包含氧化物或氮化物材料的犧牲蓋層742的表面形貌742s平坦。犧牲蓋層742包含氧化物、氮化物、或上述的組合的沉積方法，可采用合適的沉積方法以達順應性較低的犧牲蓋層742，可使表面形貌742s比表面形貌538s平坦。在一些實施例中，犧牲蓋層742的厚度t742可為數(shù)微米(比如介于約1微米至3微米之間)，使表面形貌742s比表面形貌538s平坦。

在一些實施例中，第一蝕刻品或漿料對犧牲蓋層742的材料的選擇性高于對多晶硅層538的選擇性，而第二蝕刻品或漿料對犧牲蓋層742的材料的選擇性實質(zhì)上類似于對多晶硅層538的選擇性。在一些實施例中，第一蝕刻品或漿料對犧牲蓋層742與多晶硅層538的蝕刻選擇性大于約20:1，比如約30:1、約40:1、或約50:1。

圖8是一實施例中，形成名義上平坦的復合表面844之后的半導體裝置100其半成品的剖視圖。在一實施例中，復合表面844可包含多晶硅層538的一或多個隆起區(qū)538p的上表面538t，以及一或多個平坦化的犧牲蓋層部分742*的上表面742t*。在一實施例中，復合表面844的形成方法包括平坦化犧牲蓋層742，以形成平坦化的犧牲蓋層部分742*于多晶硅層538的凹陷538v(見圖5)中。在多種實施例中，犧牲蓋層742的平坦化步驟可包含cmp工藝、濕蝕刻工藝、或干蝕刻工藝。在一實施例中，多晶硅層538可作為平坦化犧牲蓋層742時的平坦化停止層，而平坦化犧牲蓋層742的步驟可持續(xù)至露出一或多個隆起區(qū)538p的上表面538t。平坦化的犧牲蓋層部分742*之間隔有多晶硅層538的隆起區(qū)538p。平坦化的犧牲蓋層部分742*的上表面742t*，與隆起區(qū)538的上表面538t可名義上共平面。

在一些實施例中，使具有一或多種氧化物的犧牲蓋層742平坦化，可包含以cmp漿料拋光犧牲蓋層742，且此cmp漿料對犧牲蓋層742與多晶硅層538的選擇性大于約20:1，比如約30:1、約40:1、或約50:1。cmp漿料可包含氧化硅(sio2)或氧化鈰(ceo2)的研磨顆粒于水相溶液中。水相溶液的ph值可介于約3至約6之間。在一些實施例中，cmp漿料可包含約0.5％至約12％之間的氧化硅，及/或約0.1％至約8％之間的氧化鈰。在一些實施例中，cmp漿料中的氧化硅及/或氧化鈰研磨顆粒尺寸可介于約2nm至約50nm之間。在一些實施例中，平坦化的犧牲蓋層部分742*的形成步驟亦可包含將cmp漿料施加至拋光表面(如cmp板或拋光板)上，旋轉(zhuǎn)拋光表面至約40rpm至約90rpm之間，以及施加介于約1psi至約3.5psi之間的拋光壓力于犧牲蓋層742與拋光表面之間。在一些實施例中，拋光犧牲蓋層742的溫度為室溫，或介于約20℃至約60℃之間。在一實施例中，cmp漿料每分鐘可拋光或移除約至約之間的犧牲蓋層742。在一實施例中，具有氧化物的犧牲蓋層742其拋光步驟可采用ceo2為主的cmp漿料，且拋光溫度為約25℃。在一實施例中，ceo2為主的cmp漿料每分鐘可拋光或移除約的具有氧化物的犧牲蓋層742。

在其他實施例中，犧牲蓋層742的平坦化步驟可為干蝕刻工藝如反應性離子蝕刻(rie)、誘導耦合等離子體(icp)蝕刻工藝、或hdp蝕刻工藝。用于干蝕刻工藝的蝕刻品對犧牲蓋層742與多晶硅層538的選擇性大于約20:1，比如約30:1、約40:1、或約50:1。蝕刻品可包含氣體混合物，其具有但不限于氣體如cf4、chf3、c2f6、c4f8、及/或sf6。在一些實施例中，犧牲蓋層742的干蝕刻溫度可為室溫，或介于約30℃至約80℃之間。在一實施例中，犧牲蓋層742的干蝕刻溫度可為約50℃。

如此一來，名義上平坦的復合表面844有助于提供平坦的表面形貌，其與半導體裝置100的下方的裝置結(jié)構(gòu)或鰭狀物密度無關(guān)。此平坦化的表面形貌有助于在多晶硅層538上進行實質(zhì)上一致的cmp工藝(如下述圖9)，亦可減少對多晶硅層538進行cmp造成的侵蝕現(xiàn)象(如前述圖6)。

圖9是一實例中，形成具有名義上平坦的表面形貌538s**的平坦化的多晶硅層538**之后的半導體裝置100其半成品的剖視圖。如圖9所示，位于鰭狀物212、216、220、與224上的平坦化的多晶硅層538**其高度h5、h6、h7、與h8實質(zhì)上相同，且形成平坦化的多晶硅層538**時未發(fā)現(xiàn)cmp導致的侵蝕現(xiàn)象。

在一實施例中，平坦化的多晶硅層538**的形成方法包括拋光復合表面844，直到移除實質(zhì)上所有的平坦化的犧牲蓋層部分742*與多晶硅層538的隆起區(qū)538p，復合表面844的拋光方法可包含采用cmp工藝，其cmp漿料對犧牲蓋層742與多晶硅層538的選擇性約為1。如此一來，平坦化的犧牲蓋層部分742*與隆起區(qū)538p的移除速率實質(zhì)上類似。cmp漿料可班含氧化硅研磨顆粒于水相溶液中。水相溶液可包含堿性溶液或其他溶液，且其ph值可介于約10至約12之間。在一些實施例中，cmp漿料中的氧化硅研磨顆粒尺寸可介于約2nm至約50nm之間。在一些實施例中，復合表面844的拋光溫度可介于約25℃至約60℃之間。

在其他實施例中，平坦化的多晶硅層538**的形成方法包括蝕刻平坦化的犧牲蓋層部分742*與多晶硅層538，直到移除實質(zhì)上所有的平坦化的犧牲蓋層部分742*與隆起區(qū)538p。蝕刻方法可包含rie工藝、icp蝕刻工藝、或hdp蝕刻工藝。用于干蝕刻工藝的蝕刻品對犧牲蓋層742與多晶硅層538的選擇率可約為1。蝕刻品可包含氣體混合物，其包含但不限于cf4、chf3、c2f6、c4f8、及/或sf6。在一些實施例中，干蝕刻犧牲蓋層742的溫度可為室溫，或介于約30℃至約80℃之間。

圖10是一實施例中，分別形成柵極結(jié)構(gòu)1046、1048、1050、與1052于鰭狀物212、216、220、與224以及sti區(qū)336上之后的半導體裝置100其半成品的剖視圖。在一實施例中，柵極結(jié)構(gòu)1046、1048、1050、與1052的形成方法包括光微影圖案化工藝與蝕刻平坦化的多晶硅層538**。光微影圖案化工藝包括涂布光致抗蝕劑(如旋轉(zhuǎn)涂布)、軟烘烤、對準光罩、曝光、曝光后烘烤、顯影光致抗蝕劑、沖洗、干燥(如硬烘烤)、其他合適工藝、及/或上述的組合。蝕刻工藝包含干蝕刻(如rie)、濕蝕刻、及/或其他蝕刻方法。

圖11是一實施例中，形成間隔物1154于圖10的半導體裝置100之后的finfet210*其半成品的透視圖。間隔物1154形成于sti區(qū)336的上表面336t與鰭狀物226的上表面226t上，以包覆自sti區(qū)336的上表面336t凸起的鰭狀物226其較上部分。界面1156形成于鰭狀物226的較上部分與柵極結(jié)構(gòu)1046(及間隔物1154)之間。間隔物1154可包含介電材料如氧化硅、碳化硅、氮化硅、氮氧化硅、或其他合適材料。間隔物1154可包含單層或多層結(jié)構(gòu)。形成介電材料的毯覆層的方法可為cvd、pecvd、ald、或其他合適技術(shù)。接著非等向蝕刻介電材料以形成間隔物1154于柵極結(jié)構(gòu)1046的兩側(cè)上。每一間隔物1154的厚度1154t介于約5nm至約15nm之間。

圖12是一實施例中，形成鰭狀物226的部分1258之后的finfet210*其半成品的透視圖。使柵極結(jié)構(gòu)1046未覆蓋的部分鰭狀物226凹陷，以形成部分1258。部分1258具有上表面1258t。在一實施例中，部分1258的上表面1258t低于sti區(qū)336的上表面336t。在其他實施例中，使柵極結(jié)構(gòu)1046未覆蓋的部分鰭狀物226凹陷，以露出基板102的上表面102t。在一實施例中，以間隔物1154作掩模，進行偏電壓蝕刻工藝以形成部分1258。在一實施例中，蝕刻工藝的壓力介于約1mtorr至約1000mtorr之間、功率介于約50w至約1000w之間、偏電壓介于約20v至約500v之間，溫度介于約40℃至約60℃之間，且蝕刻氣體采用hbr及/或cl2。此外，此實施例的蝕刻工藝采用的偏電壓可調(diào)整以較佳地控制蝕刻方向，以達部分1258所需的輪廓。

圖13是一實施例中，形成源極區(qū)1360與漏極區(qū)1362于鰭狀物226的部分1258上之后的finfet210*其半成品的透視圖。源極區(qū)1360與漏極區(qū)1362包含外延成長的應變半導體材料于部分1258上。源極區(qū)1360與漏極區(qū)1362的應變半導體材料成長于部分1258上的方法，可為選擇性外延。在一些實施例中，選擇性外延成長產(chǎn)生源極區(qū)1360與漏極區(qū)1362的應變半導體材料，并持續(xù)至應變半導體材料垂直延伸出基板102的上表面102t的距離介于約10nm至約100nm之間，并橫向延伸于某些sti區(qū)336的上表面336t上。應變半導體材料包含半導體元素材料如鍺(ge)或硅(si)；半導體化合物材料如砷化鎵(gaas)或砷化鋁鎵(algaas)；或半導體合金如硅鍺(sige)或磷化鎵砷(gaasp)。用以成長應變半導體材料的外延工藝可包含cvd沉積技術(shù)(如lpcvd、氣相外延(vpe)、及/或超高真空cvd(uhv-cvd))、分子束外延(mbe)、及/或其他合適工藝。在一實施例中，應變半導體材料如碳化硅(sic)的外延成長方法為lpcvd工藝，以形成n型finfet210*的源極區(qū)1360與漏極區(qū)1362。此lpcvd工藝的溫度介于約400℃至約800℃之間，壓力介于約1torr至約200torr之間，且采用si3h8與sih3ch作為反應氣體。在另一實施例中，應變半導體材料如硅鍺(sige)的外延成長方法為lpcvd工藝，以形成p型finfet210*的源極區(qū)1306與漏極區(qū)1362。此lpcvd工藝的溫度介于約400℃至約800℃之間，壓力介于約1torr至約200torr之間，且采用sih4與geh4作為反應氣體。

在外延成長應變半導體材料時，可臨場摻雜以形成源極區(qū)1360與漏極區(qū)1362。在多種實施例中，外延成長的源極區(qū)1360與漏極區(qū)1362可摻雜p型摻質(zhì)如硼或bf2、n型摻質(zhì)如磷或砷、及/或上述的組合；外延成長的sige的源極區(qū)1360與漏極區(qū)1362可摻雜p型摻質(zhì)如硼或bf2、n型摻質(zhì)如磷或砷、及/或上述的組合；外延成長的si的源極區(qū)1360與漏極區(qū)1362可摻雜碳以形成si:c的源極/漏極結(jié)構(gòu)、摻雜磷以形成si:p的源極/漏極結(jié)構(gòu)、或摻雜碳與磷以形成sicp的源極/漏極結(jié)構(gòu)。在一實施例中，源極區(qū)1360與漏極區(qū)1362并未臨場摻雜，而是進行離子布植以摻雜源極區(qū)1360與漏極區(qū)1362。之后可進行一或多道回火工藝以活化源極區(qū)1360與漏極區(qū)1362?；鼗鸸に嚳砂幌抻诳焖贌峄鼗?rta)及/或激光回火工藝。

如圖13所示，界面1364位于間隔物1154以及源極區(qū)1360(與漏極區(qū)1362)之間。在一實施例中，界面1364與圖11中的界面1156共平面。在其他實施例中，界面1364高于或低于界面1156。

形成源極區(qū)與漏極區(qū)后，形成半導體裝置100的其他單元如ild、源極與漏極接點、柵極接點、金屬柵極結(jié)構(gòu)、通孔、內(nèi)連線金屬層、介電層、鈍化層、或類似物，但未圖示其他單元以簡化附圖。舉例來說，形成源極區(qū)與漏極區(qū)后可將柵極結(jié)構(gòu)1046、1048、1050、與1052的多晶硅置換為柵極與柵極介電物，且置換方法可采用置換金屬柵極(rmg)工藝。

值得注意的是，本領(lǐng)域技術(shù)人員基于上述內(nèi)容，應理解半導體裝置100可包含其他裝置與功能單元(為簡化說明而未圖示于圖1-圖13中)。

為簡化說明，本公開僅圖示半導體裝置100的finfet210*其透視圖。然而本領(lǐng)域技術(shù)人員應理解，在未偏離本公開的精神與范疇的前提下，具有鰭狀物區(qū)214、218、及/或222的finfet可具有類似透視結(jié)構(gòu)。

第一實施例中，用以制作finfet的步驟

圖14是制作半導體裝置100的方法1400的流程圖。圖14所示的步驟將搭配圖1-圖5與圖7-圖13中的制作步驟進行說明，但僅用以舉例?？梢啦煌樞蜻M行一些步驟，或省略一些步驟，端視特定應用而定。值得注意的是，方法1400并未產(chǎn)生完整的半導體裝置100。綜上所述，應理解在方法1400之前、之中、與之后可進行額外工藝，且此處僅簡述一些其他工藝。

在步驟1410中，沉積柵極層于鰭狀物與隔離區(qū)上。舉例來說，多晶硅層如多晶硅層538可形成于鰭狀物212、216、220、與224以及sti區(qū)336上。多晶硅層538的沉積方法可采用任何合適的沉積工藝，比如cvd、pvd、ald、其他合適方法、及/或上述的組合。

在步驟1420中，沉積犧牲蓋層于步驟1410的柵極層上。舉例來說，犧牲蓋層如犧牲蓋層742可形成于多晶硅層538上。犧牲蓋層742的形成方法可為任何合適的沉積工藝，比如cvd、pvd、ald、低壓化學氣相沉積(lpcvd)、fcvd、pecvd、旋轉(zhuǎn)涂布、其他合適的沉積方法、及/或上述的組合。

在步驟1430中，回平坦化步驟1420的犧牲蓋層。舉例來說，可回平坦化步驟1420的犧牲蓋層，以形成平坦化的犧牲蓋層部分742*于多晶硅層538的凹陷538v中。犧牲蓋層742的平坦化步驟可包含cmp工藝、濕蝕刻工藝、或干蝕刻工藝。平坦化犧牲蓋層742的步驟可包含拋光或蝕刻犧牲蓋層742，其采用的cmp漿料或蝕刻品對犧牲蓋層742的選擇性，比對多晶硅層538的選擇性高約20倍至約50倍之間。

在步驟1440中，平坦化步驟1410的柵極層。舉例來說，進行拋光或蝕刻比移除實質(zhì)上所有的平坦化的犧牲蓋層部分742*與多晶硅層538的隆起區(qū)538p。拋光或蝕刻步驟可各自包含采用cmp漿料或蝕刻品，其對犧牲蓋層742與多晶硅層的選擇性約為1。

在步驟1450中，形成柵極結(jié)構(gòu)。舉例來說，可圖案化或蝕刻步驟1440中平坦化的多晶硅層，以分別形成柵極結(jié)構(gòu)1046、1048、1050、與1052于鰭狀物212、216、220、與224上以及sti區(qū)336上。圖案化工藝可包含涂布光致抗蝕劑(如旋轉(zhuǎn)涂布)、軟烘烤、對準光罩、曝光、曝光后烘烤、顯影光致抗蝕劑、沖洗、干燥(如硬烘烤)、其他合適工藝、及/或上述的組合。蝕刻可包含干蝕刻(如rie)、濕蝕刻、及/或其他蝕刻方法。

在步驟1460中，形成源極區(qū)與漏極區(qū)。舉例來說，形成源極區(qū)1360與漏極區(qū)1362于鰭狀物226的部分1258上。源極區(qū)1360與漏極區(qū)1362可包含外延成長的應變半導體材料。用以成長應變半導體材料的外延工藝可包含cvd沉積技術(shù)(如lpcvd、vpe、及/或uhv-cvd)、原子束外延、及/或其他合適工藝。

如此一來，本公開提供的機制可改善多晶硅柵極結(jié)構(gòu)的平坦性，并降低半導體裝置中下方的裝置結(jié)構(gòu)的密度對多晶硅平坦化工藝的影響。上述機制包含沉積犧牲氧化物蓋層于柵極結(jié)構(gòu)的多晶硅層上，接著進行對氧化物與多晶硅具有高選擇性的平坦化或蝕刻工藝，再進行非選擇性的平坦化或蝕刻工藝。改善多晶硅柵極結(jié)構(gòu)的平坦性有助于降低柵極結(jié)構(gòu)的高低差異，進而改善半導體裝置的柵極效能。

實施例與其優(yōu)點

在一實施例中，方法包括形成多個鰭狀物于基板上；沉積柵極層于鰭狀物上，且柵極層具有第一材料；沉積犧牲層于柵極層上，犧牲層具有第二材料，且第二材料不同于第一材料；以第一漿料或蝕刻品移除犧牲層的第一部分，且第一漿料與蝕刻品對第一材料與第二材料具有第一選擇性；以第二漿料或蝕刻品移除柵極層的第一部分與犧牲層的第二部分以形成平坦化的柵極層，第二漿料或蝕刻品對第一材料與第二材料具有第二選擇性，且第一選擇性大于第二選擇性。此實施例的優(yōu)點在于降低下方的裝置結(jié)構(gòu)密度對多晶硅的平坦化的影響。另一優(yōu)點為與未采用前述犧牲蓋層的其他平坦化工藝相較，橫越晶片的裝置結(jié)構(gòu)上的多晶硅厚度差異可減少約90％至98％。

在一實施例中，上述方法移除犧牲層的第一部分的步驟，包括化學機械拋光犧牲層。

在一實施例中，上述方法移除犧牲層的第一部分的步驟，包括干蝕刻犧牲層。

在一實施例中，上述方法移除第一犧牲層的第一部分的步驟，包括回拋光犧牲層至柵極層的第一部分的上表面。

在一實施例中，上述方法移除犧牲層的第一部分的步驟，包括回拋光犧牲層，直到柵極層的第一部分的上表面與犧牲層的第二部分的上表面實質(zhì)上共平面。

在一實施例中，上述方法的犧牲層的第二部分，位于柵極層的凹陷區(qū)中。

在一實施例中，上述方法在移除柵極層的第一部分與犧牲層的第二部分前，柵極層包括不平坦的表面形貌。

在一實施例中，上述方法的第一材料包括多晶硅。

在一實施例中，上述方法的第二材料包括氧化物、氮化物、聚合物材料、絕緣材料、或上述的組合。

在一實施例中，上述方法更包括形成柵極結(jié)構(gòu)。

在一實施例中，上述方法形成柵極結(jié)構(gòu)的步驟，包括使平坦化的柵極圖案化。

在一實施例中，上述方法的第一漿料包括氧化硅或氧化鈰的顆粒。

在一實施例中，第一漿料或蝕刻品對第一材料與第二材料的選擇性為約50:1。

在另一實施例中，半導體裝置的形成方法包括：形成圖案化層于基板上；沉積多晶硅層于圖案化層上；沉積犧牲層于多晶硅層上，且犧牲層的材料不同于多晶硅；以漿料拋光犧牲層的第一部分，且漿料對犧牲層與多晶硅具有第一選擇性；以蝕刻品回蝕刻多晶硅層的第一部分與犧牲層的第二部分以形成平坦化的多晶硅層，且蝕刻品對犧牲層與多晶硅具有第二選擇性。此實施例的優(yōu)點在于降低下方的裝置結(jié)構(gòu)密度對多晶硅的平坦化的影響。另一優(yōu)點為與未采用前述犧牲蓋層的其他平坦化工藝相較，橫越晶片的裝置結(jié)構(gòu)上的多晶硅厚度差異可減少約90％至98％。

在一實施例中，上述方法中的第一選擇性大于第二選擇性。

在一實施例中，犧牲層包括氧化物、氮化物、聚合物材料、絕緣材料、或上述的組合。

在一實施例中，漿料對犧牲層與多晶硅的選擇性為約50:1。

在又一實施例中，平坦化多晶硅層的方法包括：形成鰭狀物于基板上；形成絕緣區(qū)于基板上；沉積多晶硅層于鰭狀物與絕緣區(qū)上；沉積氧化物層于多晶硅層上；以漿料拋光氧化物層的第一部分，且漿料對氧化物與多晶硅具有第一選擇性；以蝕刻品回蝕刻多晶硅層的第一部分與氧化物層的第二部分以平坦化多晶硅層，且蝕刻品對氧化物與多晶硅具有第二選擇性。此實施例的優(yōu)點在于降低下方的裝置結(jié)構(gòu)密度對多晶硅的平坦化的影響。另一優(yōu)點為與未采用前述犧牲蓋層的其他平坦化工藝相較，橫越晶片的裝置結(jié)構(gòu)上的多晶硅厚度差異可減少約90％至98％。

在一實施例中，上述方法的漿料包括氧化鈰顆粒。

在一實施例中，上述方法拋光氧化物層的第一部分的步驟，包括施加介于約1psi至約3.5psi之間的拋光壓力于氧化物層與拋光表面之間。

上述實施例的特征有利于本領(lǐng)域技術(shù)人員理解本公開。本領(lǐng)域技術(shù)人員應理解可采用本公開作基礎(chǔ)，設(shè)計并變化其他工藝與結(jié)構(gòu)以完成上述實施例的相同目的及/或相同優(yōu)點。本領(lǐng)域技術(shù)人員亦應理解，這些等效置換并未脫離本公開精神與范疇，并可在未脫離本公開的精神與范疇的前提下進行改變、替換、或更動。