本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體涉及一種集成了TFET的FINFET器件及其制備方法。

背景技術(shù)：

隧穿場效應管(TFET)有較小的亞域區(qū)擺幅(SS，subtreshold swing)，可以低于60毫伏的半導體極限。因SS很小，開關(guān)時的閾值電壓可以很低，開關(guān)速度可以增加，能量可以減小，因此也被稱為綠色節(jié)能的晶體管(GFET，green FET)。但缺點在于導通時電流較低。在FINFET的結(jié)構(gòu)的源端形成一個P型重摻層，構(gòu)成一個與側(cè)面溝道的雙柵MOS并聯(lián)的TFET，使FINFET的電流在亞域區(qū)受TFET主導，因而亞域區(qū)擺幅低，在導通時，由雙柵MOS來控制以避免TFET的缺陷。請參看圖12，為MOSFET和TFET電流電壓曲線示意圖，其中，MOSFET的SS比較大，飽和電流也較大；TFET的SS比較小，但飽和電流也較小。組合TFET和MOSFET的結(jié)構(gòu)在對某一電極充電時，由于TFET的存在，充電電流增加速度較單純的MOSFET快。如圖9所示，TFET的開關(guān)速度比MOS FINFET的開關(guān)速度要快。

技術(shù)實現(xiàn)要素：

為了克服以上問題，本發(fā)明旨在提供一種集成了TFET的FINFET器件及其制備方法。

為了達到上述目的，本發(fā)明提供了一種集成了TFET的FINFET器件，包括：

位于一半導體襯底上的鰭結(jié)構(gòu)；

位于鰭結(jié)構(gòu)兩個端部區(qū)域的源區(qū)和漏區(qū)；整個漏區(qū)的摻雜類型為N型摻雜；源區(qū)包括底部N型摻雜區(qū)和頂部P型摻雜區(qū)；

在源區(qū)和漏區(qū)之間的鰭結(jié)構(gòu)的頂部和側(cè)壁依次形成的氧化層和高K介質(zhì)層；

位于高K介質(zhì)層表面的柵極；

在高K介質(zhì)層下方且在源區(qū)和漏區(qū)之間的鰭結(jié)構(gòu)中形成的溝道區(qū)；其中，

源區(qū)的底部N型摻雜區(qū)、漏區(qū)、溝道區(qū)、位于鰭結(jié)構(gòu)的側(cè)壁的高K介質(zhì)層和位于鰭結(jié)構(gòu)的側(cè)壁的柵極共同構(gòu)成MOS FINFET器件；

源區(qū)的頂部P型摻雜區(qū)、漏區(qū)、溝道區(qū)、位于鰭結(jié)構(gòu)的頂部的高K介質(zhì)層和位于鰭結(jié)構(gòu)的頂部的柵極共同構(gòu)成TFET器件。

優(yōu)選地，所述柵極的材料為導電金屬。

優(yōu)選地，所述導電金屬的功函數(shù)值為2～5eV。

優(yōu)選地，所述鰭結(jié)構(gòu)的寬度為5～20nm。

優(yōu)選地，所述頂部P型摻雜區(qū)的厚度與所述底部N型摻雜區(qū)的厚度的比值為1:(2～5)。

為了達到上述目的，本發(fā)明還提供了一種集成了TFET的FINFET器件的制備方法，包括：

步驟01：在一半導體襯底上制備鰭結(jié)構(gòu)；

步驟02：在所述鰭結(jié)構(gòu)上形成氧化層和多晶硅柵極；其中，多晶硅柵極和氧化層與所述高K介質(zhì)層的圖案相同；

步驟03：向所述鰭結(jié)構(gòu)兩個端部區(qū)域進行N型摻雜離子注入，從而形成N型摻雜的漏區(qū)和N型摻雜的源區(qū)；

步驟04：制備掩膜，將所述N型摻雜的源區(qū)之外的半導體襯底區(qū)域遮擋起來，對所述N型摻雜的源區(qū)進行P型摻雜，得到所述頂部P型摻雜區(qū)，所述頂部P型摻雜區(qū)之下剩余的所述N型摻雜的源區(qū)構(gòu)成所述底部N型摻雜區(qū)；

步驟05：去除所述多晶硅柵極；

步驟06：在所述鰭結(jié)構(gòu)上依次形成高K介質(zhì)材料和柵極材料，并且圖案化高K介質(zhì)材料和柵極材料，得到所需要的所述高K介質(zhì)層和所述柵極。

優(yōu)選地，所述P型摻雜時，從所述源區(qū)上方的四周同時對源區(qū)進行離子注入。

所述步驟04中，所述P型摻雜采用的注入方向與水平線的角度大于氧化層圖案、高K介質(zhì)層和柵極的厚度總和與源區(qū)的橫向長度的反正切值。

優(yōu)選地，所述P型摻雜采用的注入方向與水平線的角度的大于45°。

優(yōu)選地，所述頂部P型摻雜區(qū)的厚度與所述底部N型摻雜區(qū)的厚度的比值為1:(2～5)。

本發(fā)明的集成了TFET的FINFET器件及其制備方法，在鰭的兩個端部區(qū)域分別形成N型漏區(qū)和由頂部P型摻雜區(qū)和底部N型摻雜區(qū)構(gòu)成的源區(qū)，從而由源區(qū)的底部N型摻雜區(qū)、漏區(qū)、溝道區(qū)、位于鰭結(jié)構(gòu)的側(cè)壁的高K介質(zhì)層和位于鰭結(jié)構(gòu)的側(cè)壁的柵極共同構(gòu)成MOS FINFET器件；以及由源區(qū)的頂部P型摻雜區(qū)、漏區(qū)、溝道區(qū)、位于鰭結(jié)構(gòu)的頂部的高K介質(zhì)層和位于鰭結(jié)構(gòu)的頂部的柵極共同構(gòu)成TFET器件，本發(fā)明實現(xiàn)了TFET與FINFET器件的集成，節(jié)約了成本。

附圖說明

圖1為本發(fā)明的一個較佳實施例的集成了TFET的FINFET器件的立體結(jié)構(gòu)示意圖

圖2為圖1中的集成了TFET的FINFET器件沿AA'方向的截面結(jié)構(gòu)示意圖

圖3為圖1中的集成了TFET的FINFET器件沿BB'方向的截面結(jié)構(gòu)示意圖

圖4為本發(fā)明的一個較佳實施例的集成了TFET的FINFET器件的制備方法的流程示意圖

圖5-11為本發(fā)明的一個較佳實施例的集成了TFET的FINFET器件的制備方法的各制備步驟示意圖

圖12為MOSFET和TFET的電流電壓曲線示意圖

具體實施方式

為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進一步說明。當然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內(nèi)。

以下結(jié)合附圖1-12和具體實施例對本發(fā)明作進一步詳細說明。需說明的是，附圖均采用非常簡化的形式、使用非精準的比例，且僅用以方便、清晰地達到輔助說明本實施例的目的。

請參閱圖1，圖1為本實施例的FINFET器件的立體結(jié)構(gòu)示意圖，圖2為沿圖1的AA’方向的截面結(jié)構(gòu)示意圖，圖3為沿圖1的BB’方向的截面結(jié)構(gòu)示意圖，本實施例的集成了TFET的FINFET器件，包括：

位于一半導體襯底00上的鰭結(jié)構(gòu)Q；半導體襯底00可以但不限于為硅襯底。鰭結(jié)構(gòu)Q的寬度可以為5～20nm。

位于鰭結(jié)構(gòu)Q兩個端部區(qū)域的源區(qū)02和漏區(qū)01；整個漏區(qū)01的摻雜類型為N型摻雜；源區(qū)02包括底部N型摻雜區(qū)022和頂部P型摻雜區(qū)021；頂部P型摻雜區(qū)021的厚度與底部N型摻雜區(qū)022的厚度的比值可以為1:(2～5)。

在源區(qū)02和漏區(qū)01之間的鰭結(jié)構(gòu)Q的頂部和側(cè)壁依次形成的氧化層OX和高K介質(zhì)層03；

位于高K介質(zhì)層03表面的柵極04；柵極04的材料可以為導電金屬，導電金屬的功函數(shù)值可以為2～5eV，較佳的為4.74eV。

如圖2所示，在高K介質(zhì)層03下方且在源區(qū)02和漏區(qū)01之間的鰭結(jié)構(gòu)Q中形成溝道區(qū)05；溝道區(qū)05的導電類型為N型；溝道區(qū)05的摻雜濃度為1E17/cm³至2E19/cm³，較佳的為3E18/cm³。

請同時參閱圖1～3，源區(qū)02的底部N型摻雜區(qū)022、漏區(qū)01、溝道區(qū)05、位于鰭結(jié)構(gòu)Q的側(cè)壁的高K介質(zhì)層03和位于鰭結(jié)構(gòu)Q的側(cè)壁的柵極04共同構(gòu)成MOS FINFET器件，如溝道區(qū)05兩側(cè)的虛線框所示；

源區(qū)02的頂部P型摻雜區(qū)021、漏區(qū)01、溝道區(qū)05、位于鰭結(jié)構(gòu)Q的頂部的高K介質(zhì)層03和位于鰭結(jié)構(gòu)Q的頂部的柵極04共同構(gòu)成TFET器件，如溝道區(qū)05上方的虛線框所示，從而實現(xiàn)了TFET和FINFET的集成。

此外，本發(fā)明還提供了一種上述的集成了TFET的FINFET器件的制備方法，請查閱圖4-11，其中圖5-11是以圖1的AA’方向的截面示意圖為例的，該制備方法包括：

步驟01：請查閱圖5，在一半導體襯底00上制備鰭結(jié)構(gòu)Q；

具體的，鰭結(jié)構(gòu)Q的制備可以但不限于采用光刻和刻蝕工藝來進行。

步驟02：請查閱圖6，在鰭結(jié)構(gòu)Q上形成氧化層OX和多晶硅柵極04’；其中，多晶硅柵極04’和氧化層OX與高K介質(zhì)層03的圖案相同；

具體的，可以首先在具有鰭結(jié)構(gòu)Q的半導體襯底00上依次沉積氧化層OX材料和多晶硅柵極材料，然后圖案化氧化層OX材料和多晶硅柵極材料，從而制備出氧化層OX和多晶硅柵極04’。

步驟03：請查閱圖7，向鰭結(jié)構(gòu)Q兩個端部區(qū)域進行N型摻雜離子注入，從而形成N型摻雜的漏區(qū)01和N型摻雜的源區(qū)02；

具體的，在多晶硅柵極04’和氧化層OX的保護下，在鰭結(jié)構(gòu)Q兩個端部區(qū)域進行了N型摻雜離子注入工藝，而氧化層OX覆蓋的鰭結(jié)構(gòu)Q沒有被離子注入到。

步驟04：請查閱圖8～9，制備掩膜，將N型摻雜的源區(qū)02之外的半導體襯底00區(qū)域遮擋起來，對N型摻雜的源區(qū)02進行P型摻雜，得到頂部P型摻雜區(qū)021，頂部P型摻雜區(qū)021之下剩余的N型摻雜的源區(qū)02構(gòu)成底部N型摻雜區(qū)021；

具體的，掩膜可以但不限于采用光刻膠，可以經(jīng)光刻工藝，在光刻膠中形成源區(qū)的開口，其它區(qū)域保護起來。較佳的，P型摻雜采用的注入方向與水平線的角度大于氧化層、高K介質(zhì)層和柵極的厚度總和與源區(qū)的橫向長度的反正切值，較佳的大于45°，從而使得P型摻雜可以從源區(qū)的各個方向同時進行注入，也就是說，從源區(qū)上方的四周同時進行離子注入，例如從源區(qū)的四個角的上方，或者從源區(qū)的每個邊的中心以及四個角的上方。圖8為沿圖1的AA’方向的對應于步驟04的截面結(jié)構(gòu)示意圖，圖9為沿圖1的BB’方向的對應于步驟04的截面結(jié)構(gòu)示意圖，實線箭頭所示為源區(qū)四個角的上方，其中，L5、L6、L7和L8沿順時針或逆時針依次排列并且位于同一個錐形面內(nèi)，該錐形面由它們之一繞豎直線旋轉(zhuǎn)所得到的。虛線箭頭所示為源區(qū)每個邊的中心的上方，其中，L1、L2、L3和L4沿順時針或逆時針依次排列并且位于同一個錐形面內(nèi)，該錐形面由它們之一繞豎直線旋轉(zhuǎn)所得到的。此外，L5、L6、L7和L8所在錐形面可以與L1、L2、L3和L4所在錐形面重合，也就是L1、L2、L3、L4、L5、L6、L7和L8的離子注入方向與豎直線的夾角均相同，這樣能夠使對源區(qū)表面的P型離子注入更加均勻；當然，圖8和圖9中的離子注入方向只是舉例而已，在本發(fā)明中，只要在鰭結(jié)構(gòu)的源區(qū)表面的P型離子注入的注入路徑不互相干擾，P型離子注入在源區(qū)表面上方的任意位置都可以。P型摻雜結(jié)束后，在氧化層和多晶硅柵極下方的鰭結(jié)構(gòu)中形成N型溝道區(qū)；

步驟05：請查閱圖10，去除多晶硅柵極04’；

具體的，可以但不限于采用化學腐蝕法去除多晶硅柵極04’。

步驟06：請查閱圖11，在鰭結(jié)構(gòu)上依次形成高K介質(zhì)材料和柵極材料，并且圖案化高K介質(zhì)材料和柵極材料，得到所需要的高K介質(zhì)層03和柵極04。

具體的，首先，可以但不限于采用化學氣相沉積法來沉積高K介質(zhì)材料，然后采用物理氣相沉積法來沉積柵極金屬材料；然后，可以但不限于采用光刻和刻蝕工藝來刻蝕高K介質(zhì)材料和柵極材料，從而形成所需要的高K介質(zhì)層和柵極。

雖然本發(fā)明已以較佳實施例揭示如上，然實施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動與潤飾，本發(fā)明所主張的保護范圍應以權(quán)利要求書為準。