本公開涉及半導體裝置的制造方法。

背景技術：

半導體集成電路(ic)產(chǎn)業(yè)歷經(jīng)了快速成長。ic材料及設計上的技術進步已產(chǎn)生了數(shù)代的ic，其中每一代皆比前一代具有體積更小且更精密的電路。在ic發(fā)展的進程上，功能密度(即，每一芯片之內(nèi)連線裝置的數(shù)量)逐漸增加的同時，幾何尺寸(即，利用工藝步驟可以產(chǎn)生的最小元件(或線))逐漸縮小。

此微縮化(scalingdown)工藝通常可提供增加產(chǎn)率及降低相關成本的益處。此微縮化亦增加了ic處理及制造的復雜度。為了實現(xiàn)這些進步，需要ic處理及制造的類似發(fā)展。其中一方面為介于晶體管與其他裝置之間的導線或互連結構。盡管現(xiàn)存的制造ic裝置的方法通常已足以應付其需求，但仍未在所有方面皆完全地滿足。例如，在形成接觸窗的方面仍存在許多挑戰(zhàn)。

技術實現(xiàn)要素：

本公開提供許多制造半導體裝置的不同的實施例，其提供一或多個對于現(xiàn)存方法的改良。在一實施例中，制造半導體裝置的方法包括：形成第一柵極堆疊于基底上方。第一柵極堆疊包括柵極電極、設置于柵極電極上方的第一硬掩模(hm)及沿著該第一柵極堆疊的側壁的側壁間隔物。該方法亦包括：形成第一介電層于第一柵極堆疊上方；形成第二硬掩模于第一硬掩模及側壁間隔物的頂表面上方；形成第二介電層于第二硬掩模及第一介電層上方；及移除第二介電層及第一介電層以形成溝槽并暴露基底的一部分，而第二硬掩模設置于第一柵極堆疊上方。

于另一實施例中，方法包括提供初始結構。初始結構包括形成柵極結構于基底上方。柵極結構包括第一硬掩模(hm)及沿著柵極結構側壁的側壁間隔物。方法亦包括形成源極/漏極(s/d)特征于鄰近柵極結構的基底中；形成第一介電層于柵極結構上方，其中其中源極/漏極(s/d)特征埋置于第一介電層中；形成第二硬掩模于第一硬掩模極側壁間隔物的頂表面上方；形成第二介電層于柵極結構上方；移除第二及第一介電層以形成溝槽，而柵極結構被第二硬掩模所保護；及形成導電特征于溝槽中。

在又一實施例中，半導體裝置包括：形成第一柵極結構及第二柵極結構于基底上方。第一柵極結構包括第一硬掩模(hm)層及沿著第一柵極結構的側壁的側壁間隔物，且第二柵極結構包括包括第一硬掩模(hm)層及沿著第二柵極結構的側壁的側壁間隔物。方法亦包括形成源極/漏極(s/d)特征于基底中；形成第一介電層于第一及第二柵極結構上方；形成第二介電層于第二硬掩模上方；移除第二及第一介電層以形成溝槽，而柵極結構被第二硬掩模所保護；及形成導電特征于溝槽中。

附圖說明

以下將配合所附附圖詳述本公開的實施例，應注意的是，依照工業(yè)上的標準實施，以下附圖并未按照比例繪制，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現(xiàn)出本公開的特征。而在說明書及附圖中，除了特別說明外，同樣或類似的元件將以類似的符號表示。

圖1是根據(jù)一些實施例，制造半導體裝置的例示方法的流程圖。

圖2-圖8是根據(jù)一些實施例，例示制造半導體裝置的剖面圖。

附圖標記說明：

方法100

步驟102

步驟104

步驟106

步驟108

步驟110

步驟112

步驟114

半導體裝置200

初始結構205

基底210

隔離特征220

第一導電特征230

高介電常數(shù)材料/金屬柵極230

第一硬掩模235

側壁間隔物240

第二導電特征250

第一介電層260

第二硬掩模310

第二介電層410

第三硬掩模510

開口520

子集530

子集540

溝槽610

導電層710

導電特征715

半導體裝置200

初始結構205

基底210

隔離特征220

第一導電特征230

高介電常數(shù)材料/金屬柵極230

第一硬掩模235

側壁間隔物240

第二導電特征250

第一介電層260

第二硬掩模310

第二介電層410

第三硬掩模510

開口520

子集530

子集540

溝槽610

導電層710

導電特征715

具體實施方式

以下公開許多不同的實施方法或是例子來實行本發(fā)明的不同特征，以下描述具體的元件及其排列的例子以闡述本發(fā)明。當然這些僅是例子且不該以此限定本發(fā)明的范圍。例如，在描述中提及第一個元件形成一第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其他元件形成于第一個與第二個元件之間的實施例，其中第一個元件與第二個元件并未直接接觸。此外，在不同實施例中可能使用重復的標號或標示，這些重復僅為了簡單清楚地敘述本公開，不代表所討論的不同實施例及/或結構之間有特定的關系。

此外，其中可能用到與空間相關的用詞，像是“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關系詞是為了便于描述圖示中一個(些)元件或特征與另一個(些)元件或特征之間的關系。這些空間關系詞包括使用中或操作中的裝置的不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。

圖1是根據(jù)一些實施例，制造一或多個半導體裝置的方法100的流程圖。下方將參照如圖2-圖8所示的半導體裝置200以詳細地討論方法100。

請參照圖1及圖2，方法100開始于步驟102，接收半導體裝置200的初始結構205。初始結構205包括基底210。基底210可為塊狀硅基底。或者，基底210可包括元素半導體，例如具晶體結構的硅或鍺；化合物半導體，例如鍺化硅、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或上述的組合?？赡艿幕?10亦包括絕緣體上半導體(semiconductor-on-insulator,soi)基底。通過氧離子注入硅晶隔離法(separationbyimplantedoxygen,simox)、晶片接合及/或其它合適方法的分離以制造絕緣體上半導體基底。

一些例示性基底210亦包括絕緣層。絕緣層包括含有氧化硅、藍寶石及/或其組合的任何合適的材料。例示性絕緣層可為埋藏氧化物層(buriedoxidelayer,box)?？赏ㄟ^任何合適工藝來形成絕緣層，例如注入(例如simox)、氧化、沉積及/或其它合適工藝。在一些例示性半導體裝置200中，絕緣層為絕緣體上半導體基底的元件(例如層)。

基底210亦可包括各種摻雜區(qū)。摻雜區(qū)可摻雜有p型摻雜物，例如硼或bf2；n型摻雜物，例如磷或砷；或上述的組合。摻雜區(qū)可直接形成于基底210上，于p井結構、n井結構、雙井結構中，或使用凸起結構?；?10更可包括各種主動區(qū)，例如配置用于n型金屬氧化半導體晶體管裝置的區(qū)域及配置用于n型金屬氧化半導體晶體管裝置的區(qū)域。

基底210亦可包括各種隔離特征220。隔離特征220分離基底210中的各種裝置區(qū)。隔離特征220包括通過使用不同工藝技術所形成的不同結構。例如，隔離特征220可包括淺溝槽隔離(shallowtrenchisolation,sti)特征。淺溝槽隔離的形成可包括蝕刻溝槽于基底210中，并將諸如氧化硅、氮化硅或氮氧化硅的絕緣材料填入溝槽中。被填充的溝槽可具有多層結構，例如以氮化硅填充溝槽的熱氧化襯層。可實行化學機械拋光(chemicalmechanicalpolishing,cmp)以回拋(polishback)過多的絕緣材料并平坦化隔離特征220的頂表面。

初始結構205亦包括多個第一導電特征230于基底210上方。在一些實施例中，第一導電特征230可為包含高介電常數(shù)材料/金屬柵極(high-k/metalgate,hk/mg)的柵極堆疊。高介電常數(shù)材料/金屬柵極230可包括柵極介電層及金屬柵極(mg)。柵極介電層可包括lao、alo、zro、tio、ta2o5、y2o3、srtio3(sto)、batio3(bto)、bazro、hfzro、hflao、hfsio、lasio、alsio、hftao、hftio、(ba,sr)tio3(bst)、al2o3、si3n4、氮氧化物(oxynitrides)(sion)或其它合適材料。金屬柵極可包括單層或多層，例如金屬層、襯層、潤濕層及粘合層。金屬柵極可包括ti、ag、al、tialn、tac、tacn、tasin、mn、zr、tin、tan、ru、mo、al、wn、cu、w或任何合適材料?？赏ㄟ^合適的方法來沉積柵極介電層，例如化學氣相沉積(chemicalvapordeposition,cvd)、原子層沉積(atomiclayerdeposition,ald)、熱氧化或臭氧氧化、其它合適技術或上述的組合。可通過原子層沉積、物理氣相沉積(physicalvapordeposition,pvd)、化學氣相沉積或其它合適工藝來形成金屬柵極。

在一些實施例中，先形成虛設柵極堆疊，接著在實行高熱溫度工藝之后將其取代成高介電常數(shù)材料/金屬柵極230，例如源極/漏極形成期間的熱工藝。虛設柵極堆疊可包括虛設柵極介電層及多晶硅層，并可通過沉積、圖案化及蝕刻工藝來形成。

在本實施例中，第一硬掩模(hardmask,hm)235形成于每個高介電常數(shù)材料/金屬柵極230的頂部上。第一硬掩模235可包括氮化鈦、氮化硅、碳化硅、氮化硅碳(siliconcarbidenitride)或其他合適材料?？赏ㄟ^沉積、微影圖案化及蝕刻工藝來形成第一硬掩模235。

在一些實施例中，可沿著高介電常數(shù)材料/金屬柵極230的側壁來形成側壁間隔物240。側壁間隔物240可包括諸如氮化硅的介電材料?；蛘撸瑐缺陂g隔物240可包括碳化硅、氮氧化硅或其它合適材料?？赏ㄟ^沉積柵極側壁間隔物層并接著各向異性干蝕刻該柵極側壁間隔物層以形成側壁間隔物240。為了簡化及清楚的目的，本實施例的第一導電特征230在下文中為具有第一硬掩模235及側壁間隔物240的高介電常數(shù)材料/金屬柵極230。

此外，在一些實施例中，第一導電特征230亦可包括內(nèi)連線結構的一部分，例如接點、金屬導孔及/或金屬導線。在一實施例中，第一導電特征230包括電極、電容、電阻或電阻的一部分。形成第一硬掩模235以覆蓋第一導電特征230的頂表面。第一硬掩模235可包括鉭(ta)、鈦(ti)、錳(mn)、鈷(co)、釕(ru)、錫、鉭、tin、tan、wn、tisin、tasin、氮化鋁、氧化鋁及/或其他合適材料?？赏ㄟ^諸如沉積、微影及蝕刻的工藝來形成第一硬掩模235及第一導電特征230。

初始結構205亦可包括第二導電特征250于基底210上方。第二導電特征250的頂表面可能不會與第一導電特征230在同一水平面上。例如，第二導電特征250的頂表面在第一導電特征230的頂表面下方。也就是說，如圖所示，第二導電特征250的頂表面相對于第一導電特征230的頂表面為非共面的。可通過諸如沉積、微影及蝕刻的工藝來形成第二導電特征250。

在一些實施例中，第二導電特征250為源極/漏極(s/d)特征，位于高介電常數(shù)材料/金屬柵極230旁邊且被高介電常數(shù)材料/金屬柵極230分離。在一實施例中，位于高介電常數(shù)材料/金屬柵極230旁邊的基底210的一部分凹陷以形成源極/漏極凹槽，接著通過諸如化學氣相、氣相外延(vaporphaseepitaxy,vpe)及/或超高真空化學氣相沉積(ultrahighvacuumcvd,uhv-cvd)的外延成長工藝及/或其它合適工藝以形成源極/漏極特征250于源極/漏極凹槽上方。

源極/漏極特征250可包括鍺(ge)、硅(si)、砷化鎵(gaas)、砷化鋁鎵(algaas)、鍺化硅(sige)，磷化鎵砷(gaasp)、銻化鎵(gasb)、銻化銦(insb)、砷化銦鎵(ingaas)、砷化銦(inas)及/或其它合適材料。

可通過諸如化學氣相沉積技術(例如：氣相外延(phaseepitaxy,vpe)及/或超高真空化學氣相沉積(ultrahighvacuumcvd,uhv-cvd))的外延成長工藝、分子束外延及/或其它合適工藝以形成源極/漏極特征250。在源極/漏極凹槽以源極/漏極特征250填充之后，進一步將源極/漏極特征250的頂層的外延成長以水平方向擴展，且可開始形成諸如鉆石型的刻面(facets)。于外延工藝期間，源極/漏極特征250可為原位摻雜。例如，在一實施例中，源極/漏極特征250包括摻雜硼的外延成長sige層。在另一實施例中，源極/漏極特征250包括摻雜碳的外延成長si外延層。在又一實施例中，源極/漏極特征250包括摻雜磷的外延成長si外延層。在一實施例中，源極/漏極特征250不是原位摻雜，因此實行注入工藝(即：接合注入工藝)以摻雜源極/漏極特征250。可實行一或多個退火工藝以活化摻雜物。一或多個退火工藝包括快速熱退火(rapidthermalannealing,rta)及/或激光退火工藝。為了簡化及清楚的目的，本實施例的第二導電特征250為源極/漏極特征250并以此表示。

此外，在一些實施例中，第二導電特征250亦可包括內(nèi)連線結構的一部分，例如接點、金屬導孔及/或金屬導線。在一實施例中，第二導電特征250包括電極、電容、電阻或電阻的一部分。形成第一硬掩模235以覆蓋第一導電特征230的頂表面。

在本實施例中，初始結構205包括第一介電層260沉積于基底210上方，包括位于每個高介電常數(shù)材料/金屬柵極230之間/上方及位于源極/漏極特征250上方。源極/漏極特征250埋置于第一介電層260中。第一介電層260可包括氧化硅、具有低于熱氧化硅的介電常數(shù)(k)的介電材料(故稱為低介電常數(shù)(low-k)介電材料層)及/或其他合適的介電材料層。第一介電層260可包括單層或多層?？赏ㄟ^化學氣相、原子層沉積或旋轉涂布來沉積第一介電層260。

在本實施例中，第一介電層260不同于第一硬掩模235，亦不同于側壁間隔物240，以于隨后的沉積工藝期間達成選擇性沉積，其將于下方詳細描述。在一實施例中，第一介電層260包括氧化硅，而側壁間隔物240及第一硬掩模235皆包括氮化硅。在另一實施例中，第一介電層260包括氧化硅，而第一硬掩模235包括氮化鈦，且側壁間隔物240包括氮化硅。

請參照圖1及圖3，一旦初始結構205被接收，方法100繼續(xù)至步驟104，通過在基底210上方選擇性沉積以形成第二硬掩模(hm)310(或保險(insurance)-hm)。選擇第二硬掩模310的材料以抵擋隨后的溝槽蝕刻工藝，其蝕刻第一介電層260。在本實施例中，適當?shù)剡x擇沉積工藝以選擇性地沉積第二硬掩模310于第一硬掩模235及側壁間隔物240上方，而避免沉積于第一介電層260上方。通過此選擇性沉積，第二硬掩模310以自對準的方式形成于第一硬掩模235上方。

在本實施例中，施行化學氣相硼沉積工藝以選擇性地形成第二硬掩模310于第一硬掩模235及側壁間隔物240上方。在一實施例中，于化學氣相硼沉積工藝中，b2h6氣體的氣體流量為約100sccm至400sccm；ar的氣體流量為約100sccm至400sccm；h2的氣體流量為約100sccm至400sccm；工藝壓力(腔室壓力)為約15托(torr)至50托，且工藝溫度(基底溫度)為約300℃至400℃。

在一實施例中，第二硬掩模310選擇性地形成于氮化硅第一硬掩模235及氮化硅側壁間隔物240上方并與其物理接觸。在另一實施例中，第二硬掩模310選擇性地形成于氮化鈦第一硬掩模235及氮化硅側壁間隔物240上方并與其物理接觸。

請參照圖1及圖4，方法100繼續(xù)至步驟106，沉積第二介電層410于第一介電層260及第二硬掩模310上方。第二介電層410可包括氧化硅、低介電常數(shù)(low-k)介電材料及/或其他合適的介電材料層。第二介電層410可包括單層或多層。在本實施例中，第二介電層410不同于第二硬掩模310、第一硬掩模235及側壁間隔物240，以于隨后的溝槽蝕刻期間達成蝕刻選擇性，其將于下方詳細描述。第二介電層410的形成在許多方面相似于如上所討論于圖2所示的第一介電層260。

請參照圖1及圖5，方法100繼續(xù)至步驟108，形成具有開口520的第三硬掩模510于第二介電層410上方。在本實施例中，高介電常數(shù)材料/金屬柵極230的子集(subset)530及源極/漏極特征250的子集540位于開口520之中。在一實施例中，第三硬掩模510為經(jīng)圖案化的光致抗蝕劑層。在另一實施例中，第三硬掩模510通過以下步驟所形成：將子硬掩模層(sub-hmlayer)沉積于第二介電層410上方，將光致抗蝕劑層沉積于子硬掩模層上方，將光致抗蝕劑層圖案化，接著通過圖案化的光致抗蝕劑層來蝕刻子硬掩模層以將子硬掩模層圖案化，接著通過圖案化的子硬掩模層來蝕刻第三硬掩模510以形成開口520于第三硬掩模510之中。

請參照圖1及圖6，方法100繼續(xù)至步驟110，通過開口520來蝕刻第二介電層410及第一介電層260以形成溝槽610。如圖所示，將介于一些高介電常數(shù)材料/金屬柵極230(例如高介電常數(shù)材料/金屬柵極230的子集530)之間的第二介電層410及第一介電層260移除，以暴露一些源極/漏極特征250(例如源極/漏極特征250的子集540)。因此，溝槽610有時被稱為源極/漏極接觸溝槽。如上所討論，適當?shù)剡x擇溝槽蝕刻工藝以選擇性地移除第二介電層410及第一介電層260，但基本上并未蝕刻第二硬掩模310、第一硬掩模235及側壁間隔物240。由于足夠的蝕刻選擇性，故所形成的溝槽610具有自對準的性質(zhì)，其放寬了工藝限制，例如：微影工藝中的未對準及/或重疊問題、圖案負載效應及蝕刻工藝寬裕度(processwindow)。

于此自對準溝槽蝕刻工藝期間，通常使用第一硬掩模235而不用第二硬掩模310，以保護高介電常數(shù)材料/金屬柵極(或第一導電特征)230。然而，有時候第一硬掩模235的蝕刻速率不夠低，使得第一硬掩模235于形成溝槽610期間被蝕刻掉，從而暴露高介電常數(shù)材料/金屬柵極230的一部分。當形成導電特征于源極/漏極特征上方時，這將導致短路的問題。在本實施例中，于蝕刻第二介電層410及第一介電層260期間，蝕刻第二硬掩模310的速率較蝕刻第一硬掩模235及側壁間隔物240的速率慢得多。因此，第二硬掩模310提高了對于高介電常數(shù)材料/金屬柵極230的保護，從而防止高介電常數(shù)材料/金屬柵極230暴露于蝕刻工藝期間，并防止隨后所產(chǎn)生的短路問題。

溝槽蝕刻可包括選擇性濕蝕刻、選擇性干蝕刻及/或其組合?？梢愿鞣N蝕刻參數(shù)調(diào)整各個蝕刻工藝，例如：所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、蝕刻劑流速及/或其他合適的參數(shù)。

舉例來說，第二硬掩模310包括硼，且第一硬掩模235及側壁間隔物240接包括氮化硅。溝槽蝕刻包括等離子體干蝕刻工藝，其使用諸如cf4、sf6、ch2f2、chf3及/或c2f6的氟基化學物質(zhì)。第一介電層260及第二介電層410的蝕刻速率較第一硬掩模235的蝕刻速率高三倍，且較第二硬掩模310的蝕刻速率高十倍。

在形成溝槽610之后，通過適當?shù)奈g刻工藝來移除第三硬掩模510。在第三硬掩模510為光致抗蝕劑圖案的一實例中，在形成溝槽610之后，通過濕剝離及/或等離子體灰化來移除第三硬掩模510。

請參照圖1及圖7，方法100繼續(xù)至步驟112，沉積導電層710于溝槽610中，以向下延伸并與源極/漏極特征250的子集540物理接觸。導電層170可包括金屬層，例如銅(cu)、鋁(al)、鎢(w)、銅錳(cumn)、銅鋁(cual)或銅硅(cusi)或其他合適的導電材料?？赏ㄟ^物理氣相沉積、化學氣相沉積、金屬有機化學氣相沉積(metal-organicchemicalvapordeposition,mocvd)或電鍍來沉積導電層710。

請參照圖1及圖8，方法100繼續(xù)至步驟114，使導電層710凹陷。在一些實施例中，實行化學機械拋光工藝以移除過多的導電層710，以及第二硬掩模310及第一硬掩模235。剩下的導電層710形成導電特征715，其物理接觸源極/漏極特征250，而高介電常數(shù)材料/金屬柵極230通過被側壁間隔物240包圍而與導電特征715隔離。

可以于方法100之前、期間及之后提供額外的步驟，且方法100的額外的實施例所描述的一些步驟可以被置換、刪除或移動。

半導體裝置200可包括額外的特征，其可通過隨后的工藝來形成。舉例來說，各種介層窗/導線及多層互連特征(例如金屬層及介層介電質(zhì))形成于基底210上方。例如，多層互連結構包括諸如傳統(tǒng)的介層窗或接觸窗的垂直的金屬互連線，及諸如金屬導線的水平的金屬互連線。各種互連特征可執(zhí)行包括銅、鎢及/或硅化物的各種導電材料。在一實施例中，使用金屬鑲嵌及/或雙重金屬鑲嵌工藝以形成銅相關的多層互連結構。

基于上述，可以看出本公開的實施例提供形成自對準接觸溝槽的方法。該方法選擇性地形成保險-硬掩模以于接觸溝槽形成期間保護高介電常數(shù)材料/金屬柵極，其中高介電常數(shù)材料/金屬柵極暴露于溝槽蝕刻工藝。該方法顯示了能夠于源極/漏極接觸溝槽形成期間防止金屬柵極的損耗，以避免金屬柵極的電路短路。該方法提供強健的自對準接觸形成工藝且具有放寬的工藝限制。

本公開提供許多制造半導體裝置的不同的實施例，其提供一或多個對于現(xiàn)存方法的改良。在一實施例中，制造半導體裝置的方法包括：形成第一柵極堆疊于基底上方。第一柵極堆疊包括柵極電極、設置于柵極電極上方的第一硬掩模(hm)及沿著該第一柵極堆疊的側壁的側壁間隔物。該方法亦包括：形成第一介電層于第一柵極堆疊上方；形成第二硬掩模于第一硬掩模及側壁間隔物的頂表面上方；形成第二介電層于第二硬掩模及第一介電層上方；及移除第二介電層及第一介電層以形成溝槽并暴露基底的一部分，而第二硬掩模設置于第一柵極堆疊上方。

于另一實施例中，方法包括提供初始結構。初始結構包括形成柵極結構于基底上方。柵極結構包括第一硬掩模(hm)及沿著柵極結構側壁的側壁間隔物。方法亦包括形成源極/漏極(s/d)特征于鄰近柵極結構的基底中；形成第一介電層于柵極結構上方，其中其中源極/漏極(s/d)特征埋置于第一介電層中；形成第二硬掩模于第一硬掩模極側壁間隔物的頂表面上方；形成第二介電層于柵極結構上方；移除第二及第一介電層以形成溝槽，而柵極結構被第二硬掩模所保護；及形成導電特征于溝槽中。

在又一實施例中，半導體裝置包括：形成第一柵極結構及第二柵極結構于基底上方。第一柵極結構包括第一硬掩模(hm)層及沿著第一柵極結構的側壁的側壁間隔物，且第二柵極結構包括包括第一硬掩模(hm)層及沿著第二柵極結構的側壁的側壁間隔物。方法亦包括形成源極/漏極(s/d)特征于基底中；形成第一介電層于第一及第二柵極結構上方；形成第二介電層于第二硬掩模上方；移除第二及第一介電層以形成溝槽，而柵極結構被第二硬掩模所保護；及形成導電特征于溝槽中。

前述內(nèi)文概述了許多實施例的特征，使本領域技術人員可以更佳的了解本公開的各個方面。本領域技術人員應該可理解，他們可以很容易的以本公開為基礎來設計或修飾其它工藝及結構，并以此達到相同的目的及/或達到與本公開介紹的實施例相同的優(yōu)點。本領域技術人員也應該了解這些相等的結構并不會背離本公開的發(fā)明精神與范圍。本公開可以作各種改變、置換、修改而不會背離本公開的發(fā)明精神與范圍。