本發(fā)明涉及半導(dǎo)體工藝與器件。

背景技術(shù)：

自從早年德州儀器的Jack Kilby博士發(fā)明了集成電路之時(shí)起，科學(xué)家們和工程師們已經(jīng)在半導(dǎo)體器件和工藝方面作出了眾多發(fā)明和改進(jìn)。近50年來(lái)，半導(dǎo)體尺寸已經(jīng)有了明顯的降低，這轉(zhuǎn)化成不斷增長(zhǎng)的處理速度和不斷降低的功耗。迄今為止，半導(dǎo)體的發(fā)展大致遵循著摩爾定律，摩爾定律大致是說(shuō)密集集成電路中晶體管的數(shù)量約每?jī)赡攴丁，F(xiàn)在，半導(dǎo)體工藝正在朝著20nm以下發(fā)展，其中一些公司正在著手14nm工藝。這里僅提供一個(gè)參考，一個(gè)硅原子約為0.2nm，這意味著通過(guò)20nm工藝制造出的兩個(gè)獨(dú)立組件之間的距離僅僅約為一百個(gè)硅原子。

半導(dǎo)體器件制造因此變得越來(lái)越具有挑戰(zhàn)性，并且朝著物理上可能的極限推進(jìn)。華力微電子有限公司^TM是致力于半導(dǎo)體器件和工藝研發(fā)的領(lǐng)先的半導(dǎo)體制造公司之一。

發(fā)展出了基于硅鍺(SiGe)技術(shù)的常規(guī)器件結(jié)構(gòu)以生產(chǎn)場(chǎng)效應(yīng)晶體管(FET)。例如，通過(guò)沉積被潛埋的假晶型應(yīng)變的SiGe層并以無(wú)應(yīng)變的硅(Si)層覆蓋，已經(jīng)發(fā)展出用于p溝道金屬氧化物半導(dǎo)體(PMOS)晶體管的SiGe技術(shù)。此硅蓋層部分被氧化以形成柵極電介質(zhì)。由于價(jià)帶的偏移，空穴可被限制到SiGe溝道。在此設(shè)計(jì)中，如果SiGe膜厚度做得非常薄則可以避免SiGe膜中的錯(cuò)位。此器件的制造與目前發(fā)展水平的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)處理相兼容。

技術(shù)實(shí)現(xiàn)要素：

以下給出一個(gè)或多個(gè)方面的簡(jiǎn)要概述以提供對(duì)這些方面的基本理解。此概述不是所有構(gòu)想到的方面的詳盡綜覽，并且既非旨在指認(rèn)出所有方面的關(guān)鍵性或決定性要素亦非試圖界定任何或所有方面的范圍。其唯一的目的是要以簡(jiǎn)化形式給出一個(gè)或多個(gè)方面的一些概念以為稍后給出的更加詳細(xì)的描述之序。

根據(jù)本發(fā)明的一方面，提供了一種用于形成p溝道金屬氧化物半導(dǎo)體(PMOS)器件的方法，該方法包括：形成襯底，該襯底包括硅材料；蝕刻該襯底以形成腔；以及在該腔中沉積硅鍺以形成該襯底的表面之上的SiGe種子層、該SiGe種子層之上的第一SiGe過(guò)渡層、該第一SiGe過(guò)渡層之上的SiGe中間層、以及該SiGe中間層之上的第二SiGe過(guò)渡層，其中該第一SiGe過(guò)渡層具有從該第一SiGe過(guò)渡層的底部向該第一SiGe過(guò)渡層的頂部增大的鍺Ge含量，其中該第一SiGe過(guò)渡層的底部的Ge含量與該SiGe種子層中的Ge含量相同或者更高；該SiGe中間層具有與該第一SiGe過(guò)渡層的頂部的Ge含量相同或更高的Ge含量；以及該第二SiGe過(guò)渡層具有從該第二SiGe過(guò)渡層的底部向該第二SiGe過(guò)渡層的頂部降低的Ge含量，其中該第二SiGe過(guò)渡層的底部的Ge含量與該SiGe中間層中的Ge含量相同或者更低。

根據(jù)本發(fā)明的另一方面，提供了一種p溝道金屬氧化物半導(dǎo)體(PMOS)器件，包括：襯底，該襯底包括硅材料；形成于該襯底之上的HKMG柵極疊層；以及位于該HKMG柵極疊層的相對(duì)兩側(cè)的嵌入式硅鍺區(qū)域，每一該硅鍺區(qū)域包括該襯底的表面之上的SiGe種子層、該SiGe種子層之上的第一SiGe過(guò)渡層、該第一SiGe過(guò)渡層之上的SiGe中間層、以及該SiGe中間層之上的第二SiGe過(guò)渡層，其中該第一SiGe過(guò)渡層具有從該第一SiGe過(guò)渡層的底部向該第一SiGe過(guò)渡層的頂部增大的鍺Ge含量，其中該第一SiGe過(guò)渡層的底部的Ge含量與該SiGe種子層中的Ge含量相同或者更高；該SiGe中間層具有與該第一SiGe過(guò)渡層的頂部的Ge含量相同或更高的Ge含量；以及該第二SiGe過(guò)渡層具有從該第二SiGe過(guò)渡層的底部向該第二SiGe過(guò)渡層的頂部降低的Ge含量，其中該第二SiGe過(guò)渡層的底部的Ge含量與該SiGe中間層中的Ge含量相同或者更低。

附圖說(shuō)明

圖1A解說(shuō)根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝可包括在整個(gè)襯底之上沉積硬掩模。

圖1B解說(shuō)根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝可包括在該硬掩模形成之后在PMOS的每一側(cè)上形成Σ形腔。

圖1C解說(shuō)根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝可在腔形成之后在腔中生長(zhǎng)SiGe種子層114。

圖1D解說(shuō)在可在SiGe種子層形成之后的工藝中形成第一過(guò)渡SiGe層。

圖1E解說(shuō)根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝可在第一SiGe過(guò)渡層形成之后生長(zhǎng)SiGe中間層。

圖1F解說(shuō)在根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝中可在SiGe中間層形成之后形成第二過(guò)渡SiGe層。

圖1G解說(shuō)在根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝中可在第二SiGe過(guò)渡層之上形成蓋層。

參照以下附圖，可實(shí)現(xiàn)對(duì)各個(gè)實(shí)施例的本質(zhì)和優(yōu)點(diǎn)的進(jìn)一步理解。在附圖中，類似組件或特征可具有相同的附圖標(biāo)記。此外，相同類型的各個(gè)組件可通過(guò)在附圖標(biāo)記后跟隨破折號(hào)以及在類似組件間進(jìn)行區(qū)分的副標(biāo)記來(lái)區(qū)分。如果在說(shuō)明書中僅使用第一附圖標(biāo)記，則該描述適用于具有相同第一附圖標(biāo)記的任何一個(gè)類似組件而不管副附圖標(biāo)記。

具體實(shí)施方式

本公開(kāi)內(nèi)容涉及用于半導(dǎo)體的高k/金屬柵極(HKMG)疊層的制造，尤其涉及降低該HKMG疊層形成之后O₂向IL中的擴(kuò)散。

給出以下描述以使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┖褪褂帽景l(fā)明并將其結(jié)合到具體應(yīng)用背景中。各種變型、以及在不同應(yīng)用中的各種使用對(duì)于本領(lǐng)域技術(shù)人員將是容易顯見(jiàn)的，并且本文定義的一般性原理可適用于較寬范圍的實(shí)施例。由此，本發(fā)明并不限于本文中給出的實(shí)施例，而是應(yīng)被授予與本文中公開(kāi)的原理和新穎性特征相一致的最廣義的范圍。

在以下詳細(xì)描述中，闡述了許多特定細(xì)節(jié)以提供對(duì)本發(fā)明的更透徹理解。然而，對(duì)于本領(lǐng)域技術(shù)人員顯而易見(jiàn)的是，本發(fā)明的實(shí)踐可不必局限于這些具體細(xì)節(jié)。換言之，公知的結(jié)構(gòu)和器件以框圖形式示出而沒(méi)有詳細(xì)顯示，以避免模糊本發(fā)明。

請(qǐng)讀者注意與本說(shuō)明書同時(shí)提交的且對(duì)公眾查閱本說(shuō)明書開(kāi)放的所有文件及文獻(xiàn)，且所有這樣的文件及文獻(xiàn)的內(nèi)容以參考方式并入本文。除非另有直接說(shuō)明，否則本說(shuō)明書(包含任何所附權(quán)利要求、摘要和附圖)中所揭示的所有特征皆可由用于達(dá)到相同、等效或類似目的的可替代特征來(lái)替換。因此，除非另有明確說(shuō)明，否則所公開(kāi)的每一個(gè)特征僅是一組等效或類似特征的一個(gè)示例。

而且，權(quán)利要求中未明確表示用于執(zhí)行特定功能的裝置、或用于執(zhí)行特定功能的步驟的任意組件皆不應(yīng)被理解為如35USC第112章節(jié)第6段中所規(guī)定的裝置或步驟條款。特別地，在此處的權(quán)利要求中使用“….的步驟”或“….的動(dòng)作”并不表示涉及35USC第112章第6段的規(guī)定。

注意，在使用到的情況下，標(biāo)志左、右、前、后、頂、底、正、反、順時(shí)針和逆時(shí)針僅僅是出于方便的目的所使用的，而并不暗示任何具體的固定方向。事實(shí)上，它們被用于反映對(duì)象的各個(gè)部分之間的相對(duì)位置和/或方向。

在制造PMOS器件的嵌入式SiGe工藝中，典型地在PMOS器件的源極/漏極區(qū)域中形成腔。一般通過(guò)多步干法蝕刻工藝、繼之以濕法蝕刻工藝來(lái)實(shí)現(xiàn)腔的形成。第一干法蝕刻步驟是第一次各向異性干法蝕刻以用來(lái)蝕刻穿透所沉積的硬掩模層(例如，氮化硅)以開(kāi)始在襯底(例如，硅)中腔的蝕刻，隨后是各向同性干法橫向蝕刻(干法橫向蝕刻)以擴(kuò)大(包括橫向朝著MOS晶體管溝道)該腔，再繼之以第二各向異性干法蝕刻以定義腔的底壁。

圖1A–1G解說(shuō)根據(jù)本公開(kāi)內(nèi)容在PMOS中加入嵌入式SiGe的工藝流程。如圖1A所示，該工藝可包括在整個(gè)襯底102之上沉積硬掩模104。在各種實(shí)現(xiàn)中，硬掩模104可根據(jù)包含PMOS 100的器件的應(yīng)用由SiN形成至一厚度。如圖所示，硬掩模104可沉積在功函數(shù)金屬108諸如氮化鈦(TiN)之上，功函數(shù)金屬108可提供于襯底102上的高k介電層110之上。如本領(lǐng)域技術(shù)人員將理解的，圖1中所示的結(jié)構(gòu)是柵極-首先HKMG疊層，其通常可包括如圖1所示的間隔物106a和106b?；?02可以是例如半導(dǎo)體工業(yè)中常用的硅材料，例如相對(duì)較純的硅以及混合了諸如鍺、碳等其他元素的硅。替換地，該半導(dǎo)體材料可以是鍺、砷化鎵等。該半導(dǎo)體材料可以被提供為塊半導(dǎo)體襯底，或者可以被提供在絕緣硅(SOI)襯底上，SOI襯底包括支撐襯底、該支撐襯底上的絕緣體層、以及該絕緣體層上的硅材料層。此外，襯底102可以是絕緣體上硅(SOI)。在一些示例中，襯底102可包括摻雜外延(epi)層。在其他示例中，襯底102可包括多層化合物半導(dǎo)體結(jié)構(gòu)。

在各種實(shí)施例中，襯底102可取決于設(shè)計(jì)要求包括各種摻雜區(qū)域(例如，p型阱或n型阱)。這些摻雜區(qū)域可以摻雜有p型摻雜劑，諸如硼或BF2，和/或n型摻雜劑，諸如磷或砷。這些摻雜區(qū)域可以P阱結(jié)構(gòu)、以N阱結(jié)構(gòu)、以雙阱結(jié)構(gòu)、或者使用凸起結(jié)構(gòu)直接形成在襯底102上。該半導(dǎo)體襯底102還可包括各種有源區(qū)域，諸如配置用于N型金屬氧化物半導(dǎo)體晶體管器件(稱為NMOS)的區(qū)域和配置用于P型金屬氧化物半導(dǎo)體晶體管器件(稱為PMOS)的區(qū)域。例如，襯底102可具有形成用于限定源極區(qū)域和漏極區(qū)域的摻雜區(qū)域和外延層。

圖1B解說(shuō)根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝可包括在該硬掩模100形成之后在PMOS 100的每一側(cè)上形成Σ形腔112a-b。在一些實(shí)現(xiàn)中，腔112a-b可通過(guò)在襯底102中PMOS 100柵極疊層的每一側(cè)利用氫氧化四甲銨(TMAH)進(jìn)行濕法蝕刻來(lái)形成。盡管其他形狀也是可能的，但是Σ形腔允許非?？拷慕咏纫约坝纱司w管溝道區(qū)域內(nèi)部最大的應(yīng)力。用于晶體蝕刻的濕法蝕刻劑對(duì)襯底材料具有晶向選擇性，諸如包括TMAH的蝕刻劑，這可被用于從多步干法蝕刻處理所提供的U形凹部開(kāi)始蝕刻襯底。在濕法晶體蝕刻工藝過(guò)程中，<111>晶向的蝕刻速率小于諸如<100>等其他晶向的蝕刻速率。結(jié)果，U形凹部變?yōu)殂@石形凹部。

如圖所示，在形成腔112a-b之后，可在腔112a-b中生長(zhǎng)SiGe 113。在一些實(shí)現(xiàn)中，例如通過(guò)低壓化學(xué)氣相沉積(LPCVD)工藝作為用于PMOS 100的深度源極/漏極區(qū)域的原位分級(jí)的硼摻雜沉積，在腔112a-b中生長(zhǎng)SiGe 113。原位摻雜可被用來(lái)獲得高且均勻的摻雜水平，這進(jìn)而降低了寄生電阻和接觸電阻，由此允許更高的驅(qū)動(dòng)電流。而且，通過(guò)在外延期間摻雜PMOS的源極/漏極區(qū)域，可取消專門的源極/漏極注入，由此節(jié)省了用于掩模和注入的工藝成本、降低了循環(huán)時(shí)間、并且降低了來(lái)自注入損傷的應(yīng)力釋放。此外，硼摻雜劑由外延活化，由此不需要額外退火。輕微的過(guò)度生長(zhǎng)可有助于形成更堅(jiān)固的封裝以及用于后續(xù)侵害有源開(kāi)放的硅區(qū)域的清潔工藝的余量。該過(guò)度生長(zhǎng)還提供了用于形成堅(jiān)固自對(duì)準(zhǔn)硅化物例如硅化鎳(NiSi)的額外余量，并且具有較佳的接觸電阻。

在根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝過(guò)程中，可控制腔112a-b中生長(zhǎng)的SiGe 114中Ge的濃度以增加PMOS器件的溝道區(qū)域中的壓縮應(yīng)力以改善器件性能。然而，已經(jīng)觀察到當(dāng)襯底102與SiGe層之間Ge的濃度增大時(shí)，這兩層之間的晶格失配也會(huì)增加。這會(huì)導(dǎo)致襯底和SiGe層之間的界面錯(cuò)位，并由此降低PMOS器件性能。

另外，由于上述SiGe外延生長(zhǎng)的晶向選擇性(<100>上的SiGe生長(zhǎng)最快、<110>上的SiGe生長(zhǎng)第二快、而<111>上的SiGe生長(zhǎng)最慢)，當(dāng)SRAM區(qū)域的SiGe外延層高于襯底平面時(shí)，會(huì)在外延層的兩側(cè)都形成<111>晶面。然而，<111>晶面會(huì)負(fù)面地影響后續(xù)蓋層的生長(zhǎng)從而使得SRAM區(qū)域中SiGe的蓋層可能生長(zhǎng)不均勻(例如，蓋層在<111>上的晶體生長(zhǎng)可能不足以具有充分的厚度，或者根本就不生長(zhǎng))。而且，外延層上具有高鍺含量的SiGe區(qū)域可能不與金屬鎳反應(yīng)或不充分反應(yīng)以形成NiSi或NiGeSi。這會(huì)導(dǎo)致后續(xù)CT和SiGe層之間較差的接觸從而導(dǎo)致泄露、電阻增大、電阻控制難度增大、和/或任何其他問(wèn)題。

為了解決上述問(wèn)題，根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝提出了一種新型辦法，在這種辦法下可增大嵌入式SiGe的源極和漏極區(qū)域中的Ge含量。在此新辦法下，可消除或降低襯底與嵌入式SiGe之間的錯(cuò)位。另外，在此新辦法下，還可改善上述蓋層含量以幫助NiSi的生長(zhǎng)。

根據(jù)本公開(kāi)內(nèi)容的一方面，當(dāng)在腔112a-b中嵌入SiGe時(shí)，可形成多層具有不同Ge含量的SiGe層，以使得從(眾)底層往(眾)中間層Ge含量增大，以及從(眾)中間層往(眾)頂層Ge含量降低。在一些實(shí)施例中，可首先在腔112a-b的底和側(cè)壁上生長(zhǎng)SiGe的一個(gè)或多個(gè)種子層。隨后可在該(些)SiGe種子層上生長(zhǎng)一層或多層鍺，以形成一個(gè)或多個(gè)第一SiGe過(guò)渡層。該(些)第一SiGe過(guò)渡層可具有從該(些)第一SiGe過(guò)渡層的底部往該(些)第一SiGe過(guò)渡層的頂部增大的Ge含量。還是在這些實(shí)施例中，可在該(些)第一SiGe過(guò)渡層之上形成一個(gè)或多個(gè)具有高Ge含量的SiGe中間層。該(些)SiGe中間層可具有等于或高于第一SiGe過(guò)渡層中的最高Ge含量的Ge含量。最后，在這些實(shí)施例中，可在該(些)SiGe中間層之上生長(zhǎng)一個(gè)或多個(gè)第二過(guò)渡SiGe層。該(些)第二SiGe過(guò)渡層可具有從該些過(guò)渡層的底部往該些過(guò)渡層的頂部減小的Ge含量。最后可在該(些)第二SiGe過(guò)渡層之上形成蓋層。

本公開(kāi)內(nèi)容的附加的方面以及其他特征將在以下說(shuō)明書中陳述，且在本領(lǐng)域普通技術(shù)人員分析了以下內(nèi)容后將部分地變得顯而易見(jiàn)，或可從本公開(kāi)內(nèi)容的實(shí)施中獲知。本公開(kāi)內(nèi)容的優(yōu)點(diǎn)可特別如在所附權(quán)利要求中所指出地那樣實(shí)現(xiàn)和獲得。

圖1C-F解說(shuō)在根據(jù)本公開(kāi)內(nèi)容的嵌入式SiGe工藝中逐步地生長(zhǎng)嵌入式SiGe。它們將參考圖1A-1B描述。圖1C解說(shuō)該工藝在腔112a-b形成之后可在腔112a-b中生長(zhǎng)SiGe種子層114，且SiGe種子層114中的Ge含量可介于1％-28％之間。在一些實(shí)現(xiàn)中，SiGe種子層114的厚度可介于100-300埃之間。圖1D解說(shuō)可在SiGe種子層114形成之后的工藝中形成第一過(guò)渡SiGe層116。第一SiGe過(guò)渡層116中Ge的含量可介于20％-50％之間。如圖所示，第一SiGe過(guò)渡層116中的Ge含量可從第一SiGe過(guò)渡層的底部116b向第一SiGe過(guò)渡層的頂部116a逐漸增大。例如，在底部116b附近，Ge含量可約為30％，而在頂部116a附近，Ge含量可約為50％。在一些實(shí)現(xiàn)中，第一過(guò)渡層116在底部116b的Ge含量可與SiGe種子層114中的Ge含量相同或基本相近。例如，SiGe種子層114和底部116b可都具有約20％的Ge含量。在一些實(shí)現(xiàn)中，第一SiGe過(guò)渡層116的厚度可介于30-500埃之間。

圖1E解說(shuō)該工藝可在第一SiGe過(guò)渡層116形成之后生長(zhǎng)SiGe中間層118。SiGe中間層118中的Ge含量可介于30％-50％之間。SiGe中間層118中的Ge含量可與第一SiGe過(guò)渡層116的頂部116a中的Ge含量相同或基本相近。例如，在頂部116a附近，第一SiGe過(guò)渡層可具有40％的Ge，SiGe中間層118則也可具有約40％的Ge含量。在一些實(shí)現(xiàn)中，SiGe中間層118的厚度可介于100-800埃之間。在一些實(shí)現(xiàn)中，SiGe中間層118的頂部可在腔112a-b中被沉積為與襯底102的表面持平或基本持平。然而，這并不是限制性的。在一些其他實(shí)現(xiàn)中，SiGe中間層118的頂部可在腔112a-b中被沉積為低于或高于襯底102的表面。

圖1F解說(shuō)在此工藝中可在SiGe中間層118形成之后形成第二過(guò)渡SiGe層120。第二SiGe過(guò)渡層120中Ge的含量可介于0-50％之間。如圖所示，第二SiGe過(guò)渡層120中的Ge含量可從第二SiGe過(guò)渡層的底部120b向第二SiGe過(guò)渡層的頂部120a逐漸降低。例如，在底部120b附近，Ge含量可約為50％，而在頂部120a附近，Ge含量可約為0％。在一些實(shí)現(xiàn)中，第二過(guò)渡層120在底部120b的Ge含量可與SiGe中間層118中的Ge含量相同或基本相近。例如，SiGe中間層118可具有50％的Ge含量。在一些實(shí)現(xiàn)中，第二SiGe過(guò)渡層的厚度可介于100-300埃之間。

在一些實(shí)現(xiàn)中，如圖1C-1F中所示的嵌入式SiGe可通過(guò)任何合適的工藝來(lái)生長(zhǎng)，注入化學(xué)氣相沉積(CVD)、原子層沉積(ALD)、低壓CVD(LPCVD)、或者本領(lǐng)域已知的任何適合生長(zhǎng)嵌入式SiGe的其他工藝?？捎脕?lái)生長(zhǎng)如圖1C-1F中所示的嵌入式SiGe的氣體可包括SiH₄、SiH₂Cl₂、HCL、H₂、GeH₄、B₂H₆和/或任何其他氣體。當(dāng)使用H₂時(shí)，可將H₂的流量控制在1000sccm～60000sccm之間，并將氣態(tài)的氣體流量控制在0.1sccm～1200sccm之間。當(dāng)使用GeH₄、和SiH₄或SiH₂Cl₂時(shí)，GeH₄、和SiH₄或SiH₂Cl₂流量比可控制在1:0.01到1:100。當(dāng)使用GeH₄和HCl時(shí)，它們的流量比可控制在1:0.05到1:50。在各種實(shí)施例中，反應(yīng)溫度可控制在500～1000℃，以及反應(yīng)腔壓力可控制在1～800托。

圖1G解說(shuō)可在第二SiGe過(guò)渡層120之上形成蓋層122。蓋層122的厚度可控制在10至300埃之間。蓋層的內(nèi)容在一些實(shí)施例中可包含Ge，或者在一些其他實(shí)施例中可不包含Ge。在一些實(shí)現(xiàn)中，層116、118、120和122中的每一者或多個(gè)可包含B的SiGe原位摻雜，B的濃度小于2x10²¹cm^-3。

如貫穿本申請(qǐng)的各個(gè)部分所解釋的，本發(fā)明的實(shí)施例相比于現(xiàn)有技術(shù)和方法可提供許多優(yōu)點(diǎn)。應(yīng)領(lǐng)會(huì)，本發(fā)明的各實(shí)施例與現(xiàn)有系統(tǒng)和工藝相兼容。例如，根據(jù)本發(fā)明的實(shí)施例所描述的成型腔可使用現(xiàn)有裝備來(lái)制造。根據(jù)本發(fā)明的實(shí)施例的成型腔可易于用來(lái)制造諸如CMOS、PMOS、NMOS等各種類型的器件。

盡管上文是對(duì)特定實(shí)施例的全面描述，但是也可使用各種變型、替換構(gòu)造和等效方案。除了上述內(nèi)容之外，還存在其他的實(shí)施例。因此，上述描述和說(shuō)明不應(yīng)當(dāng)被解釋為限制由所附權(quán)利要求限定的本發(fā)明的范圍。