本實用新型涉及一種半導(dǎo)體器件，特別是一種襯底及外延片。

背景技術(shù)：

對于半導(dǎo)體器件來說，需要外延層具有較高質(zhì)量的晶體結(jié)構(gòu)，而且對外延層的厚度、導(dǎo)電類型、電阻率及電阻均勻性等方面均有一定的要求。而半導(dǎo)體的電阻率一般隨著溫度、摻雜濃度、磁場強度及光照強度等因素的變化而改變。

在半導(dǎo)體領(lǐng)域，電路與電子元件需要在外延片上制作完成，不同的應(yīng)用如MOS型中PMOS、NMOS、CMOS和雙極型中飽和型和非飽和型。隨著集成電路設(shè)計朝向輕、薄、短、小及省電化的發(fā)展趨勢，行動通訊、信息家電等產(chǎn)品無不力求節(jié)約能源消耗，對于外延片類產(chǎn)品的要求也不斷提高。解決外延片電阻率的變化分布問題，不僅可以滿足外延片輕、薄、小、省電發(fā)展趨勢，還可以提高外延片后道電子元件的使用率，有效降低客戶端的產(chǎn)品成本。

現(xiàn)有技術(shù)中的外延片生產(chǎn)過程中，普遍存在著自摻雜現(xiàn)象。自摻雜，是由于熱蒸發(fā)或者化學(xué)反應(yīng)的副產(chǎn)物對襯底的擴散，襯底中的硅及雜質(zhì)進入氣相，改變了氣相中的摻雜成分和濃度，從而導(dǎo)致了外延層中的雜質(zhì)實際分布偏離理想情況的現(xiàn)象。按產(chǎn)生的原因，自摻雜可分為氣相自摻雜、固相外擴散及系統(tǒng)自摻雜。氣相自摻雜的摻雜物主要來自晶圓的背面和邊緣固相外擴散。固相外擴散的摻雜物主要來自襯底的擴散，摻雜物在襯底與外延層的接觸面由襯底擴散至外延層。系統(tǒng)自摻雜的摻雜物來自氣體晶片，石墨盤和反應(yīng)爐腔體等外延片生產(chǎn)裝置的內(nèi)部。由自摻雜的產(chǎn)生原因可看出，外延片生產(chǎn)過程中，尤其是氣相外延的生產(chǎn)方法中，自摻雜現(xiàn)象難以避免。

又由于，襯底中的雜質(zhì)與外延層的雜質(zhì)的互相擴散，降低了外延層的電阻均勻性。如何提供一種可降低外延層生產(chǎn)過程中的自擴散襯底，以改善外延層電阻率均勻性，一向是業(yè)內(nèi)比較難以克服的問題。

圖1示出了現(xiàn)有技術(shù)中的一種外延片。由于自摻雜的影響，一般情況下，①處相對于外圈電阻率最高，②、③、④、⑤處次之，最邊緣的⑥、⑦、⑧、⑨處阻值相對更低。另外，在有些情況下也會存在邊緣處電阻率高于靠近圓心處電阻率的情況。衡量電阻均勻性的標準通過計算公式可算出，計算公式:電阻率均勻性＝(MAX-MIN)*100％/(MAX+MIN),MAX為9個點中最大電阻率數(shù)值，MIN為9個點中最小電阻率數(shù)值。通過此計算公式計算得出的均勻性數(shù)值越小，則其均勻性越高，外延片質(zhì)量越高。

目前，對于外延片的電阻率均勻性可以接受范圍小于5％。而現(xiàn)有技術(shù)中的外延片，其電阻率均勻性最低也僅能達到2.5％，按照現(xiàn)有技術(shù)生產(chǎn)，電阻率均勻性數(shù)值難以再降低。

技術(shù)實現(xiàn)要素：

本實用新型的目的之一是為了克服現(xiàn)有技術(shù)中的不足，提供一種電阻率均勻性得到提升的襯底及外延片。

為實現(xiàn)以上目的，本實用新型通過以下技術(shù)方案實現(xiàn)：

本實用新型提供一種襯底。所述襯底包括襯底本體及本征硅層。所述本征硅層鋪設(shè)在所述襯底本體的上表面上。所述本征硅層的上表面用于鋪設(shè)外延層。

優(yōu)選地，所述本征硅層的厚度為0.5-1μm。

優(yōu)選地，所述本征硅層的厚度設(shè)置與所述襯底本體的厚度呈正相關(guān)。

優(yōu)選地，所述襯底本體為N型。

優(yōu)選地，所述襯底本體摻雜有砷、磷及銻中的至少一種。

優(yōu)選地，所述襯底本體為重摻砷襯底本體。

優(yōu)選地，所述本征硅層由三氯硅烷與氫氣反應(yīng)生成。

本實用新型還提供一種外延片。所述外延片包括外延層及如前述中任一項所述的襯底。所述外延層鋪設(shè)在所述本征硅層的上表面。

優(yōu)選地，所述外延層的制備溫度為1020-1040℃。

優(yōu)選地，所述外延層的成長速率為0.5-1μm/min。

本實用新型還提供一種絕緣柵雙極型晶體管。所述絕緣柵雙極型晶體管包括所述外延片。所述外延片包括外延層及襯底。所述襯底包括襯底本體及本征硅層。所述本征硅層鋪設(shè)在所述襯底本體的上表面上。所述外延層鋪設(shè)在所述本征硅層的上表面。

與現(xiàn)有技術(shù)相比，本實用新型襯底通過在襯底本體的上表面設(shè)置本征硅層，可將襯底本體與外延層隔開，從而避免襯底本體與外延層之間產(chǎn)生自摻雜問題。因而，所述襯底能夠防止襯底本體中的摻雜劑進入外延層，可提高外延層平坦區(qū)以改善電阻率均勻性。

另外，相較于未設(shè)置本征硅層的襯底，在生長外延層時，本征層的生長速率提高1倍、溫度可降低20℃，且仍能夠生產(chǎn)出電阻均勻性更高的外延層。因此，使用本實用新型中的方法生產(chǎn)的新型襯底，制造外延片時更加節(jié)能。

本實用新型外延層的電阻率均勻性可以做到小于1.5％。相比于未使用本實用新型的新型外延技術(shù)生產(chǎn)的外延層，本實用新型中的外延層電阻率均勻性可降低1個百分點。使用本實用新型中的新型外延技術(shù)，可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質(zhì)。另外，所述外延片增加了平坦區(qū)SRP曲線。

附圖說明

圖1為現(xiàn)有技術(shù)中的一種外延片的結(jié)構(gòu)示意圖。

圖2為本實用新型提供的一種襯底的結(jié)構(gòu)示意圖。

圖3為本實用新型提供的一種外延片的結(jié)構(gòu)示意圖。

圖4為圖3示出的外延片進行擴展電阻測試的曲線圖。

具體實施方式

下面結(jié)合附圖對本實用新型進行詳細的描述：

實施例一：

請參閱圖2，其為本實用新型提供的一種襯底11。所述襯底11包括襯底本體1及本征硅層2。所述本征硅層2鋪設(shè)在所述襯底本體1的上表面上。所述本征硅層2的上表面用于鋪設(shè)下述外延層3。

所述襯底本體1，也稱為基板。襯底本體1與外延3層的主體構(gòu)成的元素相同，均為硅。摻雜劑主要有N型元素。N型元素包括砷(AS)、銻(Sb)和磷(PH)。也即是，所述襯底本體1摻雜有砷、銻及磷中的至少一種。為了提升性能，在本實施例中，所述襯底本體1為重摻砷襯底本體?？梢岳斫獾厥牵觥爸負健?，即重摻雜，與輕摻相對。

所述本征硅層2，由本征半導(dǎo)體制成片狀。本征硅層2，也可以稱之為單晶硅層。本征半導(dǎo)體指完全不含雜質(zhì)且無晶格缺陷的純凈半導(dǎo)體稱為本征半導(dǎo)體?？梢岳斫獾氖?，實際半導(dǎo)體不能絕對地純凈，本征半導(dǎo)體一般是指導(dǎo)電主要由材料的本征激發(fā)決定的純凈半導(dǎo)體。更通俗地講，完全純凈的半導(dǎo)體稱為本征半導(dǎo)體或I型半導(dǎo)體。硅和鍺都是四價元素，其原子核最外層有四個價電子。它們都是由同一種原子構(gòu)成的“單晶體”，屬于本征半導(dǎo)體。在本實施例中，所述本征硅層2由三氯硅烷與氫氣反應(yīng)生成。即，反應(yīng)生成的單晶硅沉積在襯底本體1的上表面形成所述本征硅層2。所述本征硅層2的具體厚度可根據(jù)下述外延片10的總體厚度、襯底本體1的厚度確定。襯底本體1厚度越高，則本征硅層2也越厚，即所述本征硅層2的厚度設(shè)置與所述襯底本體1的厚度呈正相關(guān)。在本實施例中，所述本征硅層2的厚度為0.5-1μm(微米)。所述本征硅層2的上表面用于鋪設(shè)下述外延層3，也即是所述本征硅層2的上表面用于生長外延層3。

實施例二：

請參閱圖3，其為本實用新型提供的一種外延片10。所述外延片10包括外延層3及如實施例一記載的所述襯底11。所述襯底11包括襯底本體1及本征硅層2。所述本征硅層2鋪設(shè)在所述襯底本體1的上表面上。所述外延層3鋪設(shè)在所述本征硅層2的上表面。

為了獲得較更加均勻的電阻性能，所述外延層3的制備溫度可以為1020-1040℃。所述外延層3的生成速率為0.5-1μm/min(微米/分鐘)。

下面將結(jié)合下述表格說明所述外延片10與為設(shè)置所述本征硅層2的對照實施方式在分別同時四種制備方式下的性能參數(shù)：

說明的是，每一組對比中，均選用統(tǒng)一批次生產(chǎn)的兩排襯底本體1。本實用新型在所述襯底本體1上鋪設(shè)所述本征硅層2后，再在所述本征硅層2上生長外延層3。對比實施方式為，在襯底本體上直接生長外延層。上述兩種方式的外延層生長工藝、條件均相同。

實施例三：

在本實施例中，在制備條件一為：在外延層的制備溫度同為1020℃、生成速率為0.5μm/min時，所述外延片10與對比實施方式一(沒有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表1：

實施例四：

在本實施例中，在制備條件二為：在外延層的制備溫度同為1020℃、生成速率為1μm/min時，所述外延片10與對比實施方式二(沒有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表2：

實施例五：

在本實施例中，在制備條件三為：在外延層的制備溫度同為1040℃、生成速率為0.5μm/min時，所述外延片10與對比實施方式三(沒有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表3：

實施例六：

在本實施例中，在制備條件四為：在外延層的制備溫度同為1040℃、生成速率為1μm/min時，所述外延片10與對比實施方式四(沒有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表4：

實施例七：

在本實施例中，在所述襯底本體為重摻磷襯底本體時，所述外延片10在制備條件為在外延層的制備溫度為1040℃、生成速率為0.5μm/min(制備條件三)時，及所述外延片10在制備條件為外延層的制備溫度同為1040℃、生成速率為1μm/min(制備條件四)時，與對比實施方式4(制備條件四)相比較得到的下表。

表5：

注：表1-表5中，點1-點9列分別表示對應(yīng)于如圖1示出的9個點的位置的電阻率。AVE列表示這九個點處的電阻率平均值。UNI列表示電阻均勻性，即按照電阻率均勻性公式：電阻率均勻性＝(MAX-MIN)*100％/(MAX+MIN)計算的數(shù)值。

從表5數(shù)據(jù)可以看出，在同樣使用本實用新型中的制備條件所生產(chǎn)外延片10時，在更低的溫度及更快的成長速率下可獲得電阻率均勻性更好的外延層3。在相同的溫度下，使用本實用新型的制備方式，可比使用現(xiàn)有的方式制造的外延層3的電阻率均勻性更好。

請參閱圖4，其為本實用新型外延片10的與對比實施例4生產(chǎn)的外延片的SRP(spreading resistance profile，擴散電阻技術(shù))圖。從圖4中可看出，本實用新型外延片10的外延層3的SRP曲線更加平坦。

通過上述實驗比對，本實用新型外延片10通過在襯底本體1與外延層3之間設(shè)置本征硅層2，可將襯底本體1中的摻雜劑封閉在其內(nèi)，可防止外延時揮發(fā)而產(chǎn)生自摻雜現(xiàn)象。無論是摻磷、銻，還是摻硼，本實用新型均可起到以上有益效果。無論是重摻襯底本體、輕摻襯底本體，均具有改善外延層電阻均勻性的效果，且可將電阻率均勻性數(shù)據(jù)降低至少一個百分點。

以上僅為本實用新型較佳的實施例，并不用于局限本實用新型的保護范圍，任何在本實用新型精神內(nèi)的修改、等同替換或改進等，都涵蓋在本實用新型的權(quán)利要求范圍內(nèi)。