本發(fā)明涉及電極，特別是涉及一種芯片封裝電極結構以及使用該電極的芯片封裝結構。

背景技術：

在功率芯片在應用時一方面需要良好的散熱，另一方面在溫度上升及下降循環(huán)時由于散熱電極的熱膨脹系數與芯片不匹配時將會使得芯片產生開裂而失效。

傳統(tǒng)的芯片封裝在芯片的兩邊焊接有兩個銅電極，整體再采用陶瓷或塑封而成。由于銅的散熱及導電均較好，但其熱膨脹系數較高，在溫度循環(huán)(-40℃-85℃)或溫度沖擊等熱疲勞測試時很容易使芯片損傷。采用銅作為電極其散熱與溫度循環(huán)或溫度沖擊的性能不能夠兼容。因此，需要開發(fā)一種芯片封裝電極結構，防止在溫度循環(huán)或溫度沖擊等熱疲勞過程中芯片損傷而失效。

技術實現(xiàn)要素：

本發(fā)明的目的是提供一種用于芯片封裝的電極，以解決芯片在溫度循環(huán)或溫度沖擊等熱疲勞測試過程中被電極拉扯導致?lián)p傷的問題。

為實現(xiàn)以上目的，本發(fā)明提供一種芯片封裝電極結構，包括：

第一導電層，該第一導電層具有第一熱膨脹系數；以及

膨脹抑制層，至少部分地覆蓋該第一導電層并用于抑制該第一導電層的膨脹，該膨脹抑制層具有第二膨脹系數并且該第二膨脹系數小于該第一熱膨脹系數。

進一步，該第一膨脹系數的范圍為12×10^-6-60×10^-6/℃。

進一步，該第二膨脹系數的范圍為0-12×10^-6/℃。

進一步，該膨脹抑制層覆蓋該導電層的整個上表面和/或下表面。

進一步，該膨脹抑制層覆蓋該導電層的上表面的一部分和/或下表面的一部分。

進一步，該膨脹抑制層覆蓋該導電層的上表面的周邊和/或下表面的周邊。

進一步，該膨脹抑制層覆蓋該導電層的上表面的中心和四個角落，和/或覆蓋下表面的中心和四個角落。

進一步，該第一導電層的材料為銅或含有銅的合金。

進一步，該膨脹抑制層的材料為金屬化陶瓷、鐵鎳合金、鎢或鉬。

本發(fā)明還提供一種芯片封裝結構，包括：

芯片；以及

一個或多個與該芯片連接的如上面所述的電極，其中芯片與該第一導電層連接。

本發(fā)明的芯片封裝電極結構，具有第一導電層和膨脹抑制層，通過將膨脹系數低的膨脹抑制層覆蓋膨脹系數低的第一導電層，可以抑制第一導電層在溫度循環(huán)過程的膨脹速度，可以使整體的芯片封裝電極結構具有與芯片匹配的膨脹系數，從而在溫度循環(huán)或溫度沖擊等熱疲勞試驗過程中不會將芯片拉扯而導致芯片損傷。

附圖說明

圖1是本發(fā)明的實施例的芯片封裝電極結構的剖面圖。

圖2是本發(fā)明的另一實施例的芯片封裝電極結構的剖面圖。

圖3是本發(fā)明的某些實施例的芯片封裝電極結構的俯視圖。

圖4是本發(fā)明的另一實施例的芯片封裝電極結構的俯視圖。

圖5是本發(fā)明的某些實施例的芯片封裝結構的剖面圖。

具體實施方式

為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

需要說明的是，在附圖或說明書描述中，相似或相同的特征都使用相同的標號。

本文中提及的方位詞“頂面”、“底面”、“上表面”、“下表面”等，僅參考附圖的方向進行描述，是為了技術人員更好地了解本發(fā)明中的各個特征的位置關系，僅僅作為說明目的，而不能理解為對本發(fā)明的限制。

參見圖1，在某些實施例中，本發(fā)明的芯片封裝電極結構，包括：第一導電層102和膨脹抑制層104。該第一導電層102具有第一熱膨脹系數。該膨脹抑制層104，至少部分地覆蓋該第一導電層102，該膨脹抑制層具有第二膨脹系數并且該第二膨脹系數小于該第一熱膨脹系數，用于抑制該第一導電層的膨脹。優(yōu)選地，該膨脹抑制層覆蓋在第一導電層的上表面。

本發(fā)明的芯片封裝電極結構，具有第一導電層和膨脹抑制層，通過將膨脹系數低的膨脹抑制層覆蓋膨脹系數低的第一導電層，可以抑制第一導電層在溫度循環(huán)過程的膨脹速度，可以使整體的芯片封裝電極結構具有與芯片匹配的膨脹系數，從而在溫度循環(huán)過程中不會將芯片拉扯而導致芯片損傷。

在某些實施例中，第一導電層的第一膨脹系數的范圍為12×10^-6-60×10^-6/℃。在某些實施例中，膨脹抑制層的第二膨脹系數的范圍為0-12×10^-6/℃。

在某些實施例中，該第一導電層和膨脹抑制層通過壓合結合在一起。在某些實施例中，該第一導電層和膨脹抑制層通過焊接層結合在一起。

在某些實施例中，如圖1所示，該膨脹抑制層104覆蓋該導電層的整個上表面。但是，該膨脹抑制層不限于覆蓋該導電層的上表面，該膨脹抑制層還可以覆蓋該導電層的整個下表面，或者該膨脹抑制層還可以同時覆蓋該導電層的整個上表面和下表面。

在某些實施例中，如圖2所示，該膨脹抑制層104可以僅覆蓋該導電層102的上表面的一部分，在本實施例中，該膨脹抑制層和導電層通過焊接層106焊接結合在一起。同樣，該膨脹抑制層不限于覆蓋該導電層的上表面一部分，該膨脹抑制層還可以覆蓋該導電層的下表面的一部分，或者該膨脹抑制層還可以同時覆蓋該導電層的上表面一部分和下表面的一部分。在某些實施例中，該膨脹抑制層和導電層可通過壓合連接在一起。

在某些實施例中，該膨脹抑制層可以覆蓋該導電層的上表面一部分并且覆蓋該導電層的下表面的整體，或者該膨脹抑制層可以覆蓋該導電層的上表面的整體并且覆蓋該導電層的下表面的一部分。

為了更有效地抑制導電層的膨脹，在某些實施例中，如圖3所示，圖3是本發(fā)明的芯片封裝電極結構的俯視圖，該膨脹抑制層104覆蓋該導電層102的上表面的周邊。同樣，該膨脹抑制層不限于覆蓋該導電層的上表面的周邊，該膨脹抑制層還可以覆蓋該導電層的下表面的周邊，或者該膨脹抑制層還可以同時覆蓋該導電層的上表面的周邊和下表面的周邊。

為了更有效地抑制導電層的膨脹，在某些實施例中，如圖4所示，圖4是本發(fā)明的芯片封裝電極結構的俯視圖，該膨脹抑制層104覆蓋于該導電層102的上表面的中心和四個角落。同樣該膨脹抑制層104還可以覆蓋于該導電層102的下表面的中心和四個角落，或同時覆蓋于該導電層102的上表面的中心和四個角落和下表面的中心和四個角落。

在某些實施例中，在電極的俯視圖中，導電層的形狀為矩形。但是在俯視圖中，導電層層的形狀不局限于矩形，導電層可以具有任意形狀，例如導電層的形狀可以是正方形。在某些實施例中，在俯視圖中，導電層的形狀為圓形，該膨脹抑制層可以覆蓋該導電層的上表面的中心和周邊，和/或覆蓋下表面的中心和周邊。

在某些實施例中，優(yōu)選地，該第一導電層的材料為銅或含有銅的合金。在某些實施例中，優(yōu)選地，該膨脹抑制層的材料為金屬化陶瓷、鐵鎳合金、鎢或鉬。

上面描述了本發(fā)明電極的各個實施例，這些實施例可以單獨實施，或者不同實施例之間可以結合，如一個實施例中的提及材料可以用的另一個實施例中，同樣一個實施例中的結構也可以與別的實施例的結構結合，本文的實施例僅僅用于舉例，不應視為對本發(fā)明的限制。

本發(fā)明還提供一種芯片封裝結構，包括：芯片；以及一個或多個與該芯片連接的如上面所述的電極，其中芯片與該第一導電層連接。在本發(fā)明的實施例中的芯片封裝結構，芯片和電極的下表面通過焊料層連接。參見圖5，在某些實施例中，芯片封裝結構包括兩個本發(fā)明實施例的電極和設置在兩個電極之間的芯片202，其中每個電極包括導電層102和覆蓋于導電層102的膨脹抑制層104，膨脹抑制層104部分地覆蓋導電層102，膨脹抑制層104和導電層102通過壓合連接，導電層102和通過焊料層204與芯片202連接。在其他的實施例中，該導電層還可以通過導電連接物與該芯片連接。

以上僅僅列出了采用上面提及的其中一種電極的芯片封裝結構，但是封裝結構可以使用上面提及的任意一種電極結構，在此不再贅述。

在某些實施例中，該芯片封裝結構為TSS(Thyristor Surge Suppressor，晶閘管電涌抑制器)芯片封裝結構，該TSS芯片封裝結構包括TSS芯片，兩個電極，其中一個電極的下表面與TSS芯片的頂面連接，另外一個電極的下表面與TSS芯片的底面連接。兩個電極分別通過焊料層與TSS芯片連接。同樣，應當理解,本發(fā)明的芯片封裝結構不限于TSS芯片封裝結構，以上僅僅是舉例說明，本發(fā)明的芯片封裝結構還可以是任意的半導體芯片的封裝結構。該芯片封裝結構中的芯片可以是由硅、鍺、砷化鎵等基礎芯片材料制成的半導體芯片。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。