本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種存儲器件的形成方法。

背景技術(shù)：

快閃存儲器(Flash Memory)又稱為閃存，閃存的主要特點(diǎn)是在不加電的情況下能長期保持存儲的信息，且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點(diǎn)，因此成為非揮發(fā)性存儲器的主流存儲器。根據(jù)結(jié)構(gòu)的不同，閃存分為非門閃存(NOR Flash Memory)和與非門閃存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供高的單元密度，可以達(dá)到高存儲密度，并且寫入和擦除的速度也更快。

隨著平面型閃存的發(fā)展，半導(dǎo)體的生產(chǎn)工藝取得了巨大的進(jìn)步。但是目前平面型閃存的發(fā)展遇到了各種挑戰(zhàn)：物理極限，如曝光技術(shù)極限、顯影技術(shù)極限及存儲電子密度極限等。在此背景下，為解決平面型閃存遇到的困難以及追求更低的單位存儲單元的生產(chǎn)成本，三維(3D)閃存應(yīng)用而生，例如3D NAND閃存。

然而，現(xiàn)有技術(shù)中，3D NAND閃存單元構(gòu)成的存儲器件的性能較差。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種存儲器件的形成方法，以提高存儲器件的性能。

為解決上述問題，本發(fā)明提供一種存儲器件的形成方法，包括：提供底層基底，所述底層基底上具有控制電路；在控制電路上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，所述頂層基底具有預(yù)設(shè)優(yōu)化厚度，頂層基底包括第一襯底和位于第一襯底上的第二襯底，第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度；在所述頂層基底上形成存儲單元電路，所述存儲單元電路和所述控制電路電學(xué)連接。

可選的，所述預(yù)設(shè)優(yōu)化厚度為200nm～1000nm。

可選的，所述第一襯底中導(dǎo)電離子的濃度為所述第二襯底中導(dǎo)電離子的濃度的50倍～200倍。

可選的，所述第一襯底中導(dǎo)電離子的濃度為1E18atom/cm³～2E18atom/cm³；所述第二襯底中導(dǎo)電離子的濃度為1E16atom/cm³～3E16atom/cm³。

可選的，當(dāng)所述存儲單元電路的類型為N型時，所述導(dǎo)電離子的導(dǎo)電類型為P型；當(dāng)所述存儲單元電路的類型為P型時，所述導(dǎo)電離子的導(dǎo)電類型為N型。

可選的，形成所述頂層基底的方法包括：在所述控制電路上形成所述第一襯底，在形成第一襯底的過程中采用原位摻雜工藝在第一襯底中摻雜導(dǎo)電離子；在所述第一襯底上形成所述第二襯底，在形成第二襯底的過程中采用原位摻雜工藝在第二襯底中摻雜導(dǎo)電離子。

可選的，形成所述第一襯底的工藝為第一沉積工藝；形成所述第二襯底的工藝為第二沉積工藝。

可選的，所述第一沉積工藝包括低壓化學(xué)氣相沉積工藝；所述第二沉積工藝包括低壓化學(xué)氣相沉積工藝。

可選的，所述第一沉積工藝的參數(shù)包括：采用的氣體包括第一反應(yīng)氣體和第一摻雜源氣體，第一摻雜源氣體包括第一稀釋氣體和第一初始摻雜源氣體，第一初始摻雜源氣體包括第一本證摻雜源和第一本證稀釋源，第一反應(yīng)氣體的流量為30sccm～100sccm，第一摻雜源氣體的流量為300sccm～500sccm，腔室壓強(qiáng)為300mtorr～500mtorr，溫度為500攝氏度～550攝氏度。

可選的，所述第一反應(yīng)氣體為硅烷；所述第一稀釋氣體包括N₂，所述第一本證摻雜源氣體為乙硼烷，第一本證稀釋源包括N₂；第一本證摻雜源占據(jù)第一初始摻雜源氣體的摩爾數(shù)比例為0.8％～1.5％。

可選的，獲取所述第一摻雜源氣體的步驟包括：提供第一初始摻雜源氣體；采用第一稀釋氣體將第一初始摻雜源氣體稀釋，第一稀釋氣體和第一初始摻雜源氣體的體積之比為20：1～50：1。

可選的，所述第二沉積工藝的參數(shù)包括：采用的氣體包括第二反應(yīng)氣體和第二摻雜源氣體，第二摻雜源氣體包括第二稀釋氣體和第二初始摻雜源氣體，第二初始摻雜源氣體包括第二本證摻雜源和第二本證稀釋源，第二反應(yīng)氣體的流量為10sccm～30sccm，第二摻雜源氣體的流量為2000sccm～3000sccm，腔室壓強(qiáng)為300mtorr～500mtorr，溫度為500攝氏度～550攝氏度。

可選的，所述第二反應(yīng)氣體為硅烷；所述第二稀釋氣體包括N₂，所述第二本證摻雜源為乙硼烷，第二本證稀釋源包括N₂；第二本證摻雜源占據(jù)第二初始摻雜源氣體的摩爾數(shù)比例為0.8％～1.5％。

可選的，獲取所述第二摻雜源氣體的步驟包括：提供第二初始摻雜源氣體；采用第二稀釋氣體將第二初始摻雜源氣體稀釋，第二稀釋氣體和第二初始摻雜源氣體的體積之比為500：1～1000:1。

可選的，所述存儲單元電路包括3D NAND存儲單元電路。

可選的，形成所述存儲單元電路的方法包括：在所述頂層基底上形成復(fù)合層；在復(fù)合層中形成貫穿所述復(fù)合層的若干通孔；在所述通孔的底部形成外延襯底層；形成外延襯底層后，在所述通孔中形成溝道層；在所述復(fù)合層和溝道層上形成覆蓋層；形成貫穿所述覆蓋層和復(fù)合層的溝槽，所述溝槽位于所述通孔的側(cè)部；在所述溝槽底部的第二襯底中形成源線摻雜區(qū)。

可選的，所述復(fù)合層包括交錯層疊的若干層絕緣層和若干層犧牲層，且所述復(fù)合層的頂層和底層均為絕緣層；所述存儲器件的形成方法還包括：形成所述源線摻雜區(qū)后，去除所述犧牲層，形成開口；在所述開口中形成控制柵；形成所述控制柵后，在所述溝槽中形成源線結(jié)構(gòu)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明技術(shù)方案提供的存儲器件的形成方法中，在控制電路上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，頂層基底包括第一襯底和位于第一襯底上的第二襯底。雖然第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度，但是由于導(dǎo)電離子通過原位摻雜的方式摻雜在頂層基底中，因此第一襯底中導(dǎo)電離子擴(kuò)散的程度較小。進(jìn)而使第二襯底中的導(dǎo)電離子的分布受到第一襯底中導(dǎo)電離子擴(kuò)散的影響較小，第二襯底中導(dǎo)電離子分布的均勻性得到提高。其次，第二襯底中的導(dǎo)電離子通過原位摻雜的方式摻雜在第二襯底中，使第二襯底中導(dǎo)電離子分布均勻。因此頂層基底上各個區(qū)域的存儲單元電路的電學(xué)性能的一致性較高。

另外，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，第一襯底中較高濃度的導(dǎo)電離子向頂層基底下方的控制電路中擴(kuò)散的程度較小，因提高了控制電路電學(xué)性能的穩(wěn)定性。

附圖說明

圖1是一種存儲器件的結(jié)構(gòu)示意圖；

圖2至圖5是本發(fā)明一實施例中存儲器件形成過程的結(jié)構(gòu)示意圖。

具體實施方式

正如背景技術(shù)所述，現(xiàn)有技術(shù)形成的存儲器件的性能較差。

一種存儲器件的形成方法，請參考圖1，包括：提供底層基底100，所述底層基底100上具有控制電路110；在所述控制電路110上形成頂層基底120，頂層基底120中具有導(dǎo)電離子；在所述頂層基底120上形成存儲單元電路130，所述存儲單元電路130和所述控制電路110電學(xué)連接。

其中，頂層基底120包括位于控制電路110上的第一襯底、以及位于第一襯底上的第二襯底，第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度。形成頂層基底120的方法包括：提供初始頂層基底，所述初始頂層基底包括第一區(qū)和位于第一區(qū)上的第二區(qū)；采用第一離子注入工藝在初始頂層基底第一區(qū)中注入導(dǎo)電離子，采用第二離子注入工藝在初始頂層基底第二區(qū)中注入導(dǎo)電離子，使初始頂層基底第一區(qū)形成第一襯底，使初始頂層基底第二區(qū)形成第二襯底。

然而，上述方法形成的存儲器件的性能較差，經(jīng)研究發(fā)現(xiàn)，原因在于：

所述第一襯底上用于施加擦除電壓，對存儲單元電路130中的數(shù)據(jù)進(jìn)行擦除。第一襯底中導(dǎo)電離子的導(dǎo)電類型和后續(xù)在第二襯底中形成的源線摻雜區(qū)中源線離子的導(dǎo)電類型相反。由于第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度，使第一襯底中導(dǎo)電離子的濃度較大，因此能夠避免源線摻雜區(qū)中源線離子改變部分第一襯底的導(dǎo)電類型，使得第一襯底中各處的導(dǎo)電類型相同，進(jìn)而使得第一襯底在各處能夠電學(xué)連通。這樣，當(dāng)?shù)谝灰r底上的一處施加擦除電壓時，第一襯底上施加的擦除電壓能夠作用在擦除區(qū)域的各處的源線摻雜區(qū)，對擦除區(qū)域?qū)?yīng)存儲單元電路中的數(shù)據(jù)同時進(jìn)行擦除。

所述第二襯底用于為形成存儲單元電路提供工藝平臺。

初始頂層基底采用低壓化學(xué)氣相沉積工藝在爐管中形成，以使初始頂層基底的質(zhì)量較高。而隨著初始頂層基底的厚度的增大，初始頂層基底的厚度的均勻性會變差。為了保證初始頂層基底的厚度的均勻性較高，初始頂層基底的厚度較小。

在此基礎(chǔ)上，采用第一離子注入工藝形成第一襯底，采用第二離子注入工藝形成第二襯底。在平行于第一襯底至第二襯底的方向上，導(dǎo)電離子在第一襯底中的濃度分布呈高斯分布，導(dǎo)電離子在第二襯底中的濃度分布呈高斯分布。第一襯底中的部分導(dǎo)電離子會擴(kuò)散至第二襯底中的頂部區(qū)域有較多的擴(kuò)散。由于初始頂層基底的厚度較小，因此第一襯底中導(dǎo)電離子的濃度峰值處距離第二襯底的頂部區(qū)域的距離較小。因而，第一襯底中導(dǎo)電離子向第二襯底中頂部區(qū)域擴(kuò)散的程度較大。而受到導(dǎo)電離子擴(kuò)散的隨機(jī)性的影響，第二襯底中頂部區(qū)域的導(dǎo)電離子的濃度分布均勻性較差。進(jìn)而導(dǎo)致第二襯底各處的存儲單元電路的電學(xué)性能的一致性較差。

為了解決上述問題，本發(fā)明提供一種存儲器件的形成方法，包括：提供底層基底，所述底層基底上具有控制電路；在控制電路上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，所述頂層基底具有預(yù)設(shè)優(yōu)化厚度，頂層基底包括第一襯底和位于第一襯底上的第二襯底，第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度；在所述頂層基底上形成存儲單元電路，所述存儲單元電路和所述控制電路電學(xué)連接。

所述方法中，在控制電路上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，頂層基底包括第一襯底和位于第一襯底上的第二襯底。雖然第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度，但是由于導(dǎo)電離子通過原位摻雜的方式摻雜在頂層基底中，因此第一襯底中導(dǎo)電離子擴(kuò)散的程度較小。進(jìn)而使第二襯底中的導(dǎo)電離子的分布受到第一襯底中導(dǎo)電離子擴(kuò)散的影響較小，第二襯底中導(dǎo)電離子分布的均勻性得到提高。其次，第二襯底中的導(dǎo)電離子通過原位摻雜的方式摻雜在第二襯底中，使第二襯底中導(dǎo)電離子分布均勻。因此頂層基底上各個區(qū)域的存儲單元電路的電學(xué)性能的一致性較高。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

圖2至圖5是本發(fā)明一實施例中存儲器件形成過程的結(jié)構(gòu)示意圖。

參考圖2，提供底層基底200，所述底層基底200上具有控制電路210。

所述底層基底200的材料為單晶硅、多晶硅或非晶硅；所述底層基底200也可以是硅、鍺、鍺化硅、砷化鎵等半導(dǎo)體材料，不再一一舉例。本實施例中，所述底層基底200的材料為單晶硅。

所述控制電路210包括若干MOS晶體管，所述控制電路210用于和后續(xù)形成的存儲單元電路電學(xué)連接。

所述控制電路210還可以包括電阻、電容等無源器件。

所述控制電路210用于給存儲單元電路提供操作信號。

接著，在控制電路210上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，所述頂層基底具有預(yù)設(shè)優(yōu)化厚度，頂層基底包括第一襯底和位于第一襯底上的第二襯底，第一襯底中導(dǎo)電離子的濃度大于第二襯底中導(dǎo)電離子的濃度。

下面參考圖3至圖4具體介紹形成頂層基底的方法。

參考圖3，在所述控制電路210上形成第一襯底220，在形成第一襯底220的過程中采用原位摻雜工藝在第一襯底220中摻雜導(dǎo)電離子。

本實施例中，所述控制電路210頂部具有層間介質(zhì)層。形成第一襯底220后，所述第一襯底220位于層間介質(zhì)層的頂部表面。

所述控制電路210和第一襯底220之間的層間介質(zhì)層具有最小厚度，所述最小厚度為控制電路210的邊緣至第一襯底220的邊緣的距離的最小值。

后續(xù)需要形成連接控制電路210和存儲單元電路的連線，所述連線貫穿控制電路210和第一襯底220之間的層間介質(zhì)層、頂層基底以及頂層基底上的介質(zhì)層。形成所述連線的過程包括：形成開孔，所述開孔貫穿控制電路210和第一襯底220之間的層間介質(zhì)層、頂層基底以及頂層基底上的介質(zhì)層；在所述開孔中形成連線。

所述最小厚度為100nm～1000nm。選擇此范圍的意義在于：若所述最小厚度大于1000nm，導(dǎo)致后續(xù)在控制電路210和第一襯底220之間的層間介質(zhì)層、頂層基底以及頂層基底上的介質(zhì)層中形成開孔的深寬比增加，形成所述開孔的難度較大；若所述最小厚度小于100nm，導(dǎo)致控制電路210和后續(xù)的存儲單元電路之間的寄生電容過大，且所述控制電路210和第一襯底220之間的層間介質(zhì)層的隔離作用減弱，容易造成漏電。

當(dāng)后續(xù)存儲單元電路的類型為N型時，所述導(dǎo)電離子的導(dǎo)電類型為P型；當(dāng)后續(xù)存儲單元電路的類型為P型時，所述導(dǎo)電離子的導(dǎo)電類型為N型。

本實施例中，以后續(xù)存儲單元電路的類型為N型，所述導(dǎo)電離子的導(dǎo)電類型為P型為示例進(jìn)行說明。具體的，第一襯底220的材料以摻雜有硼離子的硅為示例進(jìn)行說明，相應(yīng)的，所述導(dǎo)電離子為硼離子。

第一襯底220上用于施加擦除電壓，對后續(xù)存儲單元電路中的數(shù)據(jù)進(jìn)行擦除。第一襯底220中導(dǎo)電離子的導(dǎo)電類型和后續(xù)在第二襯底中形成的源線摻雜區(qū)中源線離子的導(dǎo)電類型相反。

所述第一襯底220中導(dǎo)電離子的濃度大于后續(xù)第二襯底中導(dǎo)電離子的濃度。

后續(xù)形成第二襯底后，第一襯底220位于第二襯底的底部，第一襯底220中導(dǎo)電離子的導(dǎo)電類型和后續(xù)在第二襯底中形成的源線摻雜區(qū)中源線離子的導(dǎo)電類型相反。若源線摻雜區(qū)中源線離子擴(kuò)散至第一襯底220中，會中和第一襯底220中的部分導(dǎo)電離子。由于第一襯底220中導(dǎo)電離子的濃度大于后續(xù)第二襯底中導(dǎo)電離子的濃度，因此降低源線摻雜區(qū)中源線離子改變部分第一襯底220的導(dǎo)電類型的幾率，使得第一襯底220中各處的導(dǎo)電類型相同。進(jìn)而使得第一襯底220在各處能夠電學(xué)連通。這樣，當(dāng)?shù)谝灰r底220上的一處施加擦除電壓時，第一襯底220上施加的擦除電壓能夠作用在擦除區(qū)域的各處的源線摻雜區(qū)，對擦除區(qū)域?qū)?yīng)存儲單元電路中的數(shù)據(jù)同時進(jìn)行擦除。

本實施例中，所述第一襯底220中導(dǎo)電離子的濃度為后續(xù)第二襯底中導(dǎo)電離子的濃度的50倍～200倍。選擇此范圍的意義在于：若所述第一襯底220中導(dǎo)電離子的濃度大于后續(xù)第二襯底中導(dǎo)電離子的濃度的200倍，導(dǎo)致工藝?yán)速M(fèi)，且第一襯底220向第二襯底和控制電路210擴(kuò)散的程度增大；若所述第一襯底220中導(dǎo)電離子的濃度小于后續(xù)第二襯底中導(dǎo)電離子的濃度的50倍，后續(xù)源線摻雜區(qū)中源線離子改變部分第一襯底220的導(dǎo)電類型的幾率較大。

在一個實施例中，所述第一襯底220中導(dǎo)電離子的濃度為1E18atom/cm³～2E18atom/cm³，后續(xù)第二襯底中導(dǎo)電離子的濃度為1E16atom/cm³～3E16atom/cm³。

形成所述第一襯底220的工藝為第一沉積工藝。

所述第一沉積工藝包括低壓化學(xué)氣相沉積工藝，所述低壓化學(xué)氣相沉積工藝在爐管中進(jìn)行。

采用低壓化學(xué)氣相沉積工藝形成的第一襯底220的晶格較大，缺陷較少，因此第一襯底220的質(zhì)量較好，導(dǎo)電率較高。

本實施例中，所述第一沉積工藝的參數(shù)包括：采用的氣體包括第一反應(yīng)氣體和第一摻雜源氣體，第一摻雜源氣體包括第一稀釋氣體和第一初始摻雜源氣體，第一初始摻雜源氣體包括第一本證摻雜源和第一本證稀釋源，第一反應(yīng)氣體的流量為30sccm～100sccm，第一摻雜源氣體的流量為300sccm～500sccm，腔室壓強(qiáng)為300mtorr～500mtorr，溫度為500攝氏度～550攝氏度。

所述第一反應(yīng)氣體為硅烷；所述第一稀釋氣體包括N₂，所述第一本證摻雜源為乙硼烷，第一本證稀釋源包括N₂；第一本證摻雜源占據(jù)第一初始摻雜源氣體的摩爾數(shù)比例為0.8％～1.5％，如1％。

獲取所述第一摻雜源氣體的步驟包括：提供第一初始摻雜源氣體；采用第一稀釋氣體將第一初始摻雜源氣體稀釋，第一稀釋氣體和第一初始摻雜源氣體的體積之比為20：1～50：1。

參考圖4，在所述第一襯底220上形成第二襯底230，在形成第二襯底230的過程中采用原位摻雜工藝在第二襯底230中摻雜導(dǎo)電離子。

第二襯底230中導(dǎo)電離子的濃度小于第一襯底220中導(dǎo)電離子的濃度。

第二襯底230為后續(xù)形成存儲單元電路提供工藝平臺。

形成所述第二襯底230的工藝為第二沉積工藝。

所述第二沉積工藝包括低壓化學(xué)氣相沉積工藝。

采用低壓化學(xué)氣相沉積工藝形成的第二襯底230的晶格較大，缺陷較少，因此第二襯底230的質(zhì)量較好，導(dǎo)電率較高。

本實施例中，第二沉積工藝的參數(shù)包括：采用的氣體包括第二反應(yīng)氣體和第二摻雜源氣體，第二摻雜源氣體包括第二稀釋氣體和第二初始摻雜源氣體，第二初始摻雜源氣體包括第二本證摻雜源和第二本證稀釋源，第二反應(yīng)氣體的流量為10sccm～30sccm，第二摻雜源氣體的流量為2000sccm～3000sccm，腔室壓強(qiáng)為300mtorr～500mtorr，溫度為500攝氏度～550攝氏度。

所述第二反應(yīng)氣體為硅烷；所述第二稀釋氣體包括N₂，所述第二本證摻雜源為乙硼烷，第二本證稀釋源包括N₂；第二本證摻雜源占據(jù)第二初始摻雜源氣體的摩爾數(shù)比例為0.8％～1.5％，如1％。

獲取所述第二摻雜源氣體的步驟包括：提供第二初始摻雜源氣體；采用第二稀釋氣體將第二初始摻雜源氣體稀釋，第二稀釋氣體和第二初始摻雜源氣體的體積之比為500：1～1000:1。

本實施例中，先將第二初始摻雜源氣體稀釋以形成第二摻雜源氣體，然后將第二摻雜源氣體通入第二沉積工藝采用的腔室中，使得第二摻雜源氣體在腔室中能夠在較短的時間內(nèi)分布均勻。其次，由于需要第二襯底230中導(dǎo)電離子的濃度較低，因此在將第二摻雜源氣體通過腔室中后，需要第二初始摻雜氣體源占據(jù)第二反應(yīng)氣體和第二摻雜源氣體的比例較小。若直接將第二初始摻雜源氣體通入腔室中，那么監(jiān)測通入腔室中氣體流量的監(jiān)測裝置難以準(zhǔn)確的監(jiān)測第二初始摻雜源氣體的流量，使第二沉積工藝的工藝穩(wěn)定性較差。而第二摻雜源氣體占據(jù)第二摻雜氣體和第二反應(yīng)氣體總量的比例相對第二初始摻雜氣體源占據(jù)第二反應(yīng)氣體和第二摻雜源氣體的比例較大，因此監(jiān)測裝置能夠較為準(zhǔn)確的監(jiān)測第二摻雜源氣體的流量。通過對第二摻雜源氣體的流量的調(diào)整來實現(xiàn)對第二襯底230導(dǎo)電性能的調(diào)整。這樣，第二沉積工藝的工藝穩(wěn)定性較高。

需要說明的是，在采用低壓化學(xué)氣相沉積工藝形成第一襯底220的過程中，隨著第一襯底220的厚度的增大，第一襯底220的厚度的均勻性會變差。在采用低壓化學(xué)氣相沉積工藝形成第二襯底230的過程中，隨著第二襯底230厚度的增大，第二襯底230的厚度均勻性變差。為了保證頂層基底的厚度均勻性較高，使得為后續(xù)形成存儲單元電路提供較為平坦的工藝平臺，需要使預(yù)設(shè)優(yōu)化厚度在1000nm以下。

需要說明的是，若設(shè)計第一襯底220的厚度過小，那么會導(dǎo)致形成第一襯底220所采用的低壓化學(xué)氣相沉積工藝較難控制；若設(shè)計第二襯底230的厚度過小，那么會導(dǎo)致形成第二襯底230所采用的低壓化學(xué)氣相沉積工藝較難控制。因此，所述預(yù)設(shè)優(yōu)化厚度設(shè)置在200以上。

綜上，所述預(yù)設(shè)優(yōu)化厚度為200nm～1000nm。

本實施例中，在控制電路210上形成頂層基底，在形成頂層基底的過程中采用原位摻雜工藝在頂層基底中摻雜導(dǎo)電離子，頂層基底包括第一襯底220和位于第一襯底220上的第二襯底230。雖然第一襯底220中導(dǎo)電離子的濃度大于第二襯底230中導(dǎo)電離子的濃度，但是由于導(dǎo)電離子通過原位摻雜的方式摻雜在頂層基底中，因此第一襯底220中導(dǎo)電離子擴(kuò)散的程度較小。進(jìn)而使第二襯底230中的導(dǎo)電離子的分布受到第一襯底220中導(dǎo)電離子擴(kuò)散的影響較小，第二襯底230中導(dǎo)電離子分布的均勻性得到提高。

尤其是，第二襯底230中的頂部區(qū)域受到第一襯底220中導(dǎo)電離子擴(kuò)散的影響較小，使得第二襯底230中頂部區(qū)域的導(dǎo)電離子的濃度均勻性得到提高。

其次，第二襯底230中的導(dǎo)電離子通過原位摻雜的方式摻雜在第二襯底230中，使第二襯底230中導(dǎo)電離子分布均勻。

另外，在形成頂層基底的過程中采用原位摻雜工藝在所述頂層基底中摻雜導(dǎo)電離子，第一襯底220中較高濃度的導(dǎo)電離子向頂層基底下方的控制電路210中擴(kuò)散的程度較小，因提高了控制電路210電學(xué)性能的穩(wěn)定性。

參考圖5，在所述頂層基底上形成存儲單元電路240，所述存儲單元電路240和所述控制電路210電學(xué)連接。

所述存儲單元電路240用于接受所述控制電路提供的操作信號，并在所述操作信號的作用下進(jìn)行相應(yīng)的數(shù)據(jù)編程，如讀、寫或擦除。

所述存儲單元電路240以3D NAND存儲單元電路為示例進(jìn)行說明。

本實施例中，形成所述存儲單元電路240的方法包括：在所述頂層基底上形成復(fù)合層，所述復(fù)合層包括交錯層疊的若干層絕緣層和若干層犧牲層，且所述復(fù)合層的頂層和底層均為絕緣層；在復(fù)合層中形成貫穿所述復(fù)合層的若干通孔，在所述通孔中形成溝道層；在所述復(fù)合層和溝道層上形成覆蓋層；形成貫穿所述覆蓋層和復(fù)合層的溝槽，所述溝槽位于所述通孔的側(cè)部；在所述溝槽底部的第二襯底230中形成源線摻雜區(qū)。

所述源線摻雜區(qū)中具有源線離子，所述源線離子的導(dǎo)電離子和所述導(dǎo)電離子的導(dǎo)電類型相反。

本實施例中，在形成所述溝道層之前，還包括：在所述通孔的底部形成外延襯底層，所述外延襯底層中具有外延襯底離子，所述外延襯底離子的導(dǎo)電類型和所述導(dǎo)電離子的導(dǎo)電類型相同。

本實施例中，還在所述通孔側(cè)壁表面形成柵介質(zhì)層，然后在所述通孔內(nèi)形成溝道層；形成覆蓋層后，所述覆蓋層還覆蓋柵介質(zhì)層。

本實施例中，還包括：在形成溝道層的過程中，在所述通孔中形成溝道介質(zhì)層，所述溝道層位于柵介質(zhì)層表面，所述溝道介質(zhì)層被所述溝道層包裹。所述覆蓋層還覆蓋所述柵介質(zhì)層和溝道介質(zhì)層。

本實施例中，形成所述存儲單元電路240的方法還包括：形成所述源線摻雜區(qū)后，去除所述犧牲層，形成開口；在所述開口中形成控制柵；形成所述控制柵后，在所述溝槽中形成源線結(jié)構(gòu)。

本實施例中，在所述通孔的側(cè)壁形成柵介質(zhì)層；在其它實施例中，可以是：在形成控制柵之前，在所述開口內(nèi)壁形成柵介質(zhì)層，然后形成控制柵。

形成源線結(jié)構(gòu)后，還包括：在各層控制柵表面形成若干字線插塞；在字線插塞頂部形成字線；形成與所述溝道層連接的位線插塞；形成若干分立的位線，所述位線位于若干位線插塞頂部表面且橫跨所述源線結(jié)構(gòu)。

本實施例中，還包括：形成連接控制電路210和存儲單元電路240的連線，所述連線貫穿控制電路210和第一襯底220之間的層間介質(zhì)層、頂層基底以及頂層基底上的介質(zhì)層。形成所述連線的過程包括：形成貫穿控制電路210和第一襯底220之間的層間介質(zhì)層、頂層基底以及頂層基底上的介質(zhì)層的開孔；在所述開孔中形成連線。

所述連線的材料為金屬，如銅。

由于第二襯底230中導(dǎo)電離子分布均勻，因此頂層基底上各個區(qū)域的存儲單元電路240的電學(xué)性能的一致性較高。

需要說明的是，刻蝕復(fù)合層以形成貫穿所述復(fù)合層的通孔，為了保證通孔能夠充分的貫穿所述復(fù)合層，刻蝕復(fù)合層的刻蝕工藝具有一定的過刻蝕量，因此刻蝕復(fù)合層的工藝還刻蝕了部分第二襯底230。

在形成所述通孔的過程中，受到刻蝕工藝精度的限制，在不同區(qū)域刻蝕第二襯底230的程度不同。在所述通孔底部中形成外延襯底層后，外延襯底層位于第二襯底230中的深度不同。外延襯底層和與外延襯底層接觸的第二襯底230附近作用溝道的一部分。

由于第二襯底230中頂部區(qū)域的導(dǎo)電離子的濃度均勻性得到提高，因此使得：各個通孔暴露出的第二襯底230頂部表面的導(dǎo)電離子的均一性受到刻蝕復(fù)合層工藝精度影響的程度較小，各個通孔暴露出的第二襯底230頂部表面的導(dǎo)電離子的均一性較高。形成外延襯底層后，各個外延襯底層接觸的第二襯底230的表面附近出的導(dǎo)電離子濃度較為一致。一方面，使得各個外延襯底層接觸的第二襯底230擴(kuò)散至外延襯底層后，外延襯底層中外延襯底離子和導(dǎo)電離子分布較為均勻，另一方面，各個通孔底部的第二襯底230作為溝道的區(qū)域中的導(dǎo)電離子的濃度分布較為一致。綜上使得：各個通孔對應(yīng)的存儲單元的閾值電壓較為一致。

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