本發(fā)明涉及一種晶體管裝置，且特別關于一種雙極性晶體管裝置。

背景技術：

隨著各種電子元件(例如晶體管、二極管、電阻、電容等)集成度(integrationdensity)持續(xù)提高，半導體工業(yè)已經歷了快速成長。集成度提高中的最大部分來自于最小特征尺寸(minimumfeaturesize)的持續(xù)降低，如此便可于一特定區(qū)域內整合更多的元件。然而，越小的特征尺寸可能導致更多的漏電流情形。隨著更小的電子元件需求的逐漸增加，便需要降低半導體元件發(fā)生漏電流的幾率。

隨著半導體技術的發(fā)展，鰭型場效晶體管(finfets)已應用于降低半導體元件內漏電流的技術方案中。于鰭型場效晶體管中，其主動區(qū)包括了突出于此鰭型場效晶體管所在處的半導體基板表面的一汲極、一通道區(qū)與一源極。鰭型場效晶體管的主動區(qū)為一鰭形型態(tài)(fin)，其剖面可能為一長方形。此外，鰭型場效晶體管的閘結構如同一倒u狀(upside-downu)，因而環(huán)繞了主動區(qū)的三個側面。如此，便可增強對于閘結構的通道控制。因此便可降低傳統(tǒng)平面型晶體管的短通道效應。因此，當鰭型場效晶體管于關閉時，其閘結構可較佳地控制通道，以降低漏電流。例如，鰭型場效晶體管的半導體裝置對于如靜電放電瞬時(esdtransient)的極高壓脈沖(highvoltagespikes)極為敏感。靜電放電為在兩個物體之間由于靜電電荷的累積而發(fā)生一快速放電情形。由于快速放電將產生一相對較大的電流，故靜電放電可能會摧毀此半導體裝置。

因此，本發(fā)明針對上述問題提出一種雙極性晶體管裝置。

技術實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種雙極性晶體管裝置，其利用設于一摻雜井區(qū)中的兩個鰭式結構建立雙載子接面晶體管，以釋放均勻的靜電放電(esd)電流，以降低由于靜電放電而導致的半導體裝置毀損。

為了達到上述目的，本發(fā)明提供了一種雙極性晶體管裝置，其包含一基板與至少一第一晶體管單元。舉例來說，基板為半導體基板，第一晶體管單元還包含一第一摻雜井區(qū)、至少一第一鰭式結構與至少一第二鰭式結構，其中第一摻雜井區(qū)為第一導電型，且設于基板中。

第一鰭式結構還包含多個第一摻雜鰭、一第一閘極帶與兩個第一接觸電極。第一閘極帶的材質為多晶硅。第一摻雜鰭均勻設于第一摻雜井區(qū)中并沿第一方向設置，每一第一摻雜鰭具有一第一摻雜區(qū)與兩個第一重摻雜區(qū)，第一摻雜區(qū)為第一導電型，第一重摻雜區(qū)為第二導電型。每一第一摻雜區(qū)設于其對應的兩個第一重摻雜區(qū)之間，第一摻雜區(qū)與第一重摻雜區(qū)設于第一摻雜井區(qū)中并從基板的表面上凸出。第一閘極帶設于第一摻雜區(qū)的頂部與側壁及基板的表面上并沿與第一方向相交的第二方向設置，且第一閘極帶為浮接。舉例來說，第一方向與第二方向相互垂直。在第一導電型為p型時，第二導電型為n型，在第一導電型為n型時，第二導電型為p型。第一接觸電極分別設于位于第一摻雜區(qū)的相異兩側的第一重摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，第一重摻雜區(qū)通過第一接觸電極連接高電壓端。

第二鰭式結構還包含多個第二摻雜鰭、一第二閘極帶與兩個第二接觸電極。第二閘極帶的材質為多晶硅。第二摻雜鰭均勻設于第一摻雜井區(qū)中并沿第一方向設置。每一第二摻雜鰭具有一第二摻雜區(qū)與兩個第二重摻雜區(qū)，第二摻雜區(qū)為第一導電型，第二重摻雜區(qū)為第二導電型，每一第二摻雜區(qū)設于其對應的兩個第二重摻雜區(qū)之間，第二摻雜區(qū)與第二重摻雜區(qū)設于第一摻雜井區(qū)中并從基板的表面上凸出。第二閘極帶設于第二摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，且第二閘極帶為浮接。第二接觸電極分別設于位于第二摻雜區(qū)的相異兩側的第二重摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，第二重摻雜區(qū)通過第二接觸電極連接低電壓端。

第一重摻雜區(qū)、第二重摻雜區(qū)與第一摻雜井區(qū)形成多個第一雙載子接面晶體管，第一重摻雜區(qū)連接高電壓端，第二重摻雜區(qū)連接低電壓端，高電壓端與低電壓端的電壓對第一雙載子接面晶體管進行偏壓，以產生多個通過第一雙載子接面晶體管第一靜電放電(esd)電流。

在第一實施例中，第一晶體管單元、第一鰭式結構與第二鰭式結構的數量皆分別為一個。

在第二實施例中，第一鰭式結構的數量為多個，第二鰭式結構的數量為多個，第一鰭式結構與第二鰭式結構為交替式設置。

在第三實施例中，第一晶體管單元、第一鰭式結構與第二鰭式結構的數量分別為一個、兩個和一個。第一晶體管單元還包含一第一摻雜區(qū)域，例如為摻雜井區(qū)。第一摻雜區(qū)域為第二導電型，第一摻雜區(qū)域設于第一摻雜井區(qū)中，第二鰭式結構設于第一鰭式結構之間，第二重摻雜區(qū)與第二摻雜區(qū)設于第一摻雜區(qū)域中，第二閘極帶設于第一閘極帶之間，且第二閘極帶連接第一閘極帶。

在第四實施例中，第一晶體管單元、第一鰭式結構與第二鰭式結構的數量分別為兩個、兩個和一個。第三實施例的第一晶體管單元的數量與第四實施例的第一晶體管單元的數量相同。與第三實施例相比，第四實施例還包含至少一第二晶體管單元。第二晶體管單元還包含一第二摻雜井區(qū)、一第二摻雜區(qū)域、兩個第三鰭式結構與一第四鰭式結構，其中第二摻雜井區(qū)為第二導電型，第二摻雜區(qū)域為第一導電型，第二摻雜區(qū)域例如為摻雜井區(qū)。第二摻雜井區(qū)設于基板中，第二摻雜區(qū)域設于第二摻雜井區(qū)中。

每一第三鰭式結構還包含多個第三摻雜鰭、一第三閘極帶與兩個第三接觸電極，其中第三閘極帶的材質為多晶硅。第三摻雜鰭均勻設于第二摻雜井區(qū)中并沿第一方向設置。每一第三摻雜鰭具有一第三摻雜區(qū)與兩個第三重摻雜區(qū)，第三摻雜區(qū)第二導電型，第三重摻雜區(qū)為第一導電型。每一第三摻雜區(qū)設于其對應的兩個第三重摻雜區(qū)之間，第三摻雜區(qū)與第三重摻雜區(qū)設于第二摻雜井區(qū)中并從基板的表面上凸出，第三重摻雜區(qū)連接低電壓端。第三閘極帶設于第三摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，且第三閘極帶為浮接。第三接觸電極分別設于位于第三摻雜區(qū)的相異兩側的第三重摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，第三重摻雜區(qū)通過第三接觸電極連接低電壓端。

第四鰭式結構還包含多個第四摻雜鰭、一第四閘極帶與兩個第四接觸電極，其中第四閘極帶的材質為多晶硅。第四摻雜鰭均勻設于第二摻雜區(qū)域中并沿第一方向設置，每一第四摻雜鰭具有一第四摻雜區(qū)與兩個第四重摻雜區(qū)，第四摻雜區(qū)為第一導電型，第四重摻雜區(qū)為第二導電型。每一第四摻雜區(qū)設于其對應的兩個第四重摻雜區(qū)之間，第四摻雜區(qū)與第四重摻雜區(qū)設于第二摻雜區(qū)域中并從基板的表面上凸出，第四重摻雜區(qū)連接高電壓端。第四閘極帶設于第四摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，且第四閘極帶為浮接。第四接觸電極分別設于位于第四摻雜區(qū)的相異兩側的第四重摻雜區(qū)的頂部與側壁及基板的表面上并沿第二方向設置，第四重摻雜區(qū)通過第四接觸電極連接高電壓端。

第四閘極帶設于第三閘極帶之間，且第四閘極帶連接第三閘極帶。第三重摻雜區(qū)、第四重摻雜區(qū)、第二摻雜區(qū)域與第二摻雜井區(qū)形成多個第二雙載子接面晶體管，高電壓端與低電壓端的電壓對第二雙載子接面晶體管進行偏壓，以產生多個通過第二雙載子接面晶體管的第二靜電放電(esd)電流。第一摻雜井區(qū)與第二摻雜井區(qū)呈交替式鄰接，第一摻雜區(qū)域與第二摻雜區(qū)域呈交替式鄰接。

此外，在第四實施例中，第一晶體管單元的數量為多個，第二晶體管單元的數量為多個，且每一第二晶體管單元對應兩個第一晶體管單元。

為使審查員對本發(fā)明的結構特征及所達成的功效更有進一步的了解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如后：

附圖說明

圖1為本發(fā)明的雙極性晶體管裝置的第一實施例的電路布局示意圖；

圖2圖為本發(fā)明的雙極性晶體管裝置的沿圖1中的a-a’線的結構剖視圖；

圖3為本發(fā)明的雙極性晶體管裝置的沿圖1中的b-b’線的結構剖視圖；

圖4為本發(fā)明的雙極性晶體管裝置的沿圖1中的c-c’線的結構剖視圖；

圖5為本發(fā)明的雙極性晶體管裝置的第一實施例的一等效電路示意圖；

圖6為本發(fā)明的雙極性晶體管裝置的第一實施例的另一等效電路示意圖；

圖7為本發(fā)明的雙極性晶體管裝置的第二實施例的電路布局示意圖；

圖8為本發(fā)明的雙極性晶體管裝置的第三實施例的電路布局示意圖；

圖9為本發(fā)明的雙極性晶體管裝置的沿圖8中的d-d’線的結構剖視圖；

圖10為本發(fā)明的雙極性晶體管裝置的沿圖8中的e-e’線的結構剖視圖；

圖11為本發(fā)明的雙極性晶體管裝置的沿圖8中的f-f’線的結構剖視圖；

圖12為本發(fā)明的雙極性晶體管裝置的第三實施例的一等效電路示意圖；

圖13為本發(fā)明的雙極性晶體管裝置的第三實施例的另一等效電路示意圖；

圖14為本發(fā)明的雙極性晶體管裝置的第四實施例的電路布局示意圖；

圖15為本發(fā)明的雙極性晶體管裝置的沿圖14中的g-g’線的結構剖視圖；

圖16為本發(fā)明的雙極性晶體管裝置的沿圖14中的h-h’線的結構剖視圖。

附圖標記說明：10-基板；12-第一晶體管單元；14-第一摻雜井區(qū)；16-第一鰭式結構；18-第二鰭式結構；20-第一閘極帶；22-第一摻雜鰭；221-第一摻雜區(qū)；222-第一重摻雜區(qū)；24-第一接觸電極；26-第二閘極帶；28-第二摻雜鰭；281第二摻雜區(qū)；282第二重摻雜區(qū)；30-第二接觸電極；32-p通道金氧半場效晶體管；34-p通道金氧半場效晶體管；36-n通道金氧半場效晶體管；38-n通道金氧半場效晶體管；40-第一摻雜區(qū)域；42-p通道金氧半場效晶體管；44-p型重摻雜區(qū)；46-n通道金氧半場效晶體管；48-n型重摻雜區(qū)；50-第二晶體管單元；52-第二摻雜井區(qū)；54-第二摻雜區(qū)域；56-第三鰭式結構；58-第四鰭式結構；60-第三閘極帶；62-第三摻雜鰭；621第三摻雜區(qū)；622-第三重摻雜區(qū)；64-第三接觸電極；66-第四閘極帶；68-第四摻雜鰭；70-第四接觸電極。

具體實施方式

本發(fā)明的實施例將通過下文配合相關圖式進一步加以解說。盡可能的，于圖式與說明書中，相同標號代表相同或相似構件。于圖式中，基于簡化與方便標示，形狀與厚度可能經過夸大表示?？梢岳斫獾氖?，未特別顯示于圖式中或描述于說明書中的元件，為所屬技術領域中具有通常技術者所知的形態(tài)。本領域的通常技術者可依據本發(fā)明的內容而進行多種的改變與修改。

本發(fā)明提供的雙極性晶體管裝置作為應用于集成電路中的靜電放電保護結構。于靜電放電保護過程中，于接近集成電路端點處例如為輸出端與輸入端點處)及電源供應端處形成一靜電放電保護電路。此靜電放電保護電路提供了一電流放電通道，以降低由于靜電放電而導致的半導體裝置毀損。

如圖1、圖2、圖3與圖4所示。本發(fā)明的雙極性晶體管裝置的第一實施例介紹如下。本發(fā)明的第一實施例包含一基板10與至少一第一晶體管單元12。舉例來說，基板10為半導體基板，第一晶體管單元12還包含一第一摻雜井區(qū)14、至少一第一鰭式結構16與至少一第二鰭式結構18，其中第一摻雜井區(qū)14為第一導電型，且設于基板10中。第一鰭式結構16與第二鰭式結構18為獨立元件，沒有任何電極由第一鰭式結構16與第二鰭式結構18共同使用。

第一鰭式結構16還包含一第一閘極帶20、多個第一摻雜鰭22與兩個第一接觸電極24。第一閘極帶20的材質為多晶硅。第一摻雜鰭22均勻設于第一摻雜井區(qū)14中并沿第一方向設置，每一第一摻雜鰭22具有一第一摻雜區(qū)221與兩個第一重摻雜區(qū)222，第一摻雜區(qū)221為第一導電型，第一重摻雜區(qū)222為第二導電型。每一第一摻雜區(qū)221設于其對應的兩個第一重摻雜區(qū)222之間，第一摻雜區(qū)221與第一重摻雜區(qū)222設于第一摻雜井區(qū)14中并從基板10的表面上凸出。第一閘極帶20設于第一摻雜區(qū)221的頂部與側壁及基板10的表面上并沿與第一方向相交的第二方向設置，且第一閘極帶20為浮接。舉例來說，第一方向與第二方向相互垂直。第一接觸電極24分別作為源極與汲極，并分別設于位于第一摻雜區(qū)221的相異兩側的第一重摻雜區(qū)222的頂部與側壁及基板10的表面上，又沿第二方向設置，第一重摻雜區(qū)222通過第一接觸電極24連接一高電壓端vh。

第二鰭式結構18還包含一第二閘極帶26、多個第二摻雜鰭28與兩個第二接觸電極30。第二閘極帶26的材質為多晶硅。第二摻雜鰭28均勻設于第一摻雜井區(qū)14中并沿第一方向設置。每一第二摻雜鰭28具有一第二摻雜區(qū)281與兩個第二重摻雜區(qū)282，第二摻雜區(qū)281為第一導電型，第二重摻雜區(qū)282為第二導電型，每一第二摻雜區(qū)281設于其對應的兩個第二重摻雜區(qū)282之間，第二摻雜區(qū)281與第二重摻雜區(qū)282設于第一摻雜井區(qū)14中，并從基板10的表面上凸出。第二閘極帶26設于第二摻雜區(qū)281的頂部與側壁及基板10的表面上并沿第二方向設置，且第二閘極帶26為浮接。第二接觸電極30分別作為源極與汲極，并分別設于位于第二摻雜區(qū)281的相異兩側的第二重摻雜區(qū)282的頂部與側壁及基板10的表面上，又沿第二方向設置，第二重摻雜區(qū)282通過第二接觸電極30連接一低電壓端vl。

在第一實施例中，第一晶體管單元12、第一鰭式結構16與第二鰭式結構18的數量皆分別為一個。

此外，在第一導電型為n型時，第二導電型為p型。在此例下，第一鰭式結構16與第一摻雜井區(qū)14形成一p通道金氧半場效晶體管32，且第二鰭式結構18與第一摻雜井區(qū)14形成一p通道金氧半場效晶體管34，如圖5所示?；蛘咴诘谝粚щ娦蜑閜型時，第二導電型為n型。在此例下，第一鰭式結構16與第一摻雜井區(qū)14形成一n通道金氧半場效晶體管36，且第二鰭式結構18與第一摻雜井區(qū)14形成一n通道金氧半場效晶體管38，如圖6所示。第一重摻雜區(qū)222、第二重摻雜區(qū)282與第一摻雜井區(qū)14形成多個第一雙載子接面晶體管，第一重摻雜區(qū)222連接高電壓端vh，第二重摻雜區(qū)282連接低電壓端vl，高電壓端vh與低電壓端vl的電壓對第一雙載子接面晶體管進行偏壓，以產生多個通過第一雙載子接面晶體管的第一靜電放電(esd)電流。在第一實施例，第一靜電放電電流沿單一方向流動。

如圖1、圖2、圖3、圖4與圖7所示。本發(fā)明的雙極性晶體管裝置的第二實施例介紹如下。本發(fā)明的第二實施例與第一實施例差別在于，第一鰭式結構16與第二鰭式結構18的數量。在第二實施例中，第一鰭式結構16的數量為多個，第二鰭式結構18的數量為多個，第一鰭式結構16與第二鰭式結構18為交替式設置。在第二實施例，第一靜電放電電流沿上、下、左與右的方向流動。

如圖1、圖8、圖9、圖10與圖11所示。本發(fā)明的雙極性晶體管裝置的第三實施例介紹如下。本發(fā)明的第三實施例與第一實施例差別如下。在第三實施例中，第一晶體管單元12、第一鰭式結構16與第二鰭式結構18的數量分別為一個、兩個和一個。與第一實施例相比，第三實施例的第一晶體管單元12還包含一第一摻雜區(qū)域40，例如為重摻雜井區(qū)。第一摻雜區(qū)域40為第二導電型，第一摻雜區(qū)域40設于第一摻雜井區(qū)14中，第二鰭式結構18設于第一鰭式結構16之間，第二重摻雜區(qū)282與第二摻雜區(qū)281設于第一摻雜區(qū)域40中，第二閘極帶26設于第一閘極帶20之間，且第二閘極帶26連接第一閘極帶20。

此外，在第一導電型為n型時，第二導電型為p型。在此例下，第一鰭式結構16與第一摻雜井區(qū)14形成兩個p通道金氧半場效晶體管42，且第二鰭式結構18與第一摻雜區(qū)域40形成一p型重摻雜區(qū)44，如圖12所示?；蛘咴诘谝粚щ娦蜑閜型時，第二導電型為n型。在此例下，第一鰭式結構16與第一摻雜井區(qū)14形成兩個n通道金氧半場效晶體管46，且第二鰭式結構18與第一摻雜區(qū)域40形成一n型重摻雜區(qū)48，如圖13所示。第一重摻雜區(qū)222、第二重摻雜區(qū)282、第一摻雜井區(qū)14與第一摻雜區(qū)域40形成多個第一雙載子接面晶體管，高電壓端vh與低電壓端vl的電壓對第一雙載子接面晶體管進行偏壓，以產生多個通過第一雙載子接面晶體管的第一靜電放電電流。在第三實施例，第一靜電放電電流沿上、下的方向流動。

如圖8、圖9、圖10、圖11、圖14、圖15與圖16所示。本發(fā)明的雙極性晶體管裝置的第四實施例介紹如下。在第四實施例中，第一晶體管單元12、第一鰭式結構16與第二鰭式結構18的數量分別為兩個、兩個和一個。第三實施例的第一晶體管單元12的數量與第四實施例的第一晶體管單元12的數量相同。與第三實施例相比，第四實施例還包含至少一第二晶體管單元50，在此數量以一個為例。第二晶體管單元50還包含一第二摻雜井區(qū)52、一第二摻雜區(qū)域54、兩個第三鰭式結構56與一第四鰭式結構58，其中第二摻雜井區(qū)52為第二導電型，第二摻雜區(qū)域54為第一導電型，第二摻雜區(qū)域54例如為重摻雜井區(qū)。第二摻雜井區(qū)52設于基板10中，第二摻雜區(qū)域54設于第二摻雜井區(qū)52中。

每一第三鰭式結構56還包含一第三閘極帶60、多個第三摻雜鰭62與兩個第三接觸電極64，其中第三閘極帶60的材質為多晶硅。第三摻雜鰭62均勻設于第二摻雜井區(qū)52中并沿第一方向設置。每一第三摻雜鰭62具有一第三摻雜區(qū)621與兩個第三重摻雜區(qū)622，第三摻雜區(qū)621為第二導電型，第三重摻雜區(qū)622為第一導電型。每一第三摻雜區(qū)621設于其對應的兩個第三重摻雜區(qū)622之間，第三摻雜區(qū)621與第三重摻雜區(qū)622設于第二摻雜井區(qū)52中并從基板10的表面上凸出，第三重摻雜區(qū)622連接低電壓端vl。第三閘極帶60設于第三摻雜區(qū)621的頂部與側壁及基板10的表面上并沿第二方向設置，且第三閘極帶60為浮接。第三接觸電極64分別作為源極與汲極，并分別設于位于第三摻雜區(qū)621的相異兩側的第三重摻雜區(qū)622的頂部與側壁及基板10的表面上，又沿第二方向設置，第三重摻雜區(qū)622通過第三接觸電極64連接低電壓端vl。

第四鰭式結構58還包含一第四閘極帶66、多個第四摻雜鰭68與兩個第四接觸電極70，其中第四閘極帶66的材質為多晶硅。第四摻雜鰭68均勻設于第二摻雜區(qū)域54中并沿第一方向設置。每一第四摻雜鰭68具有一第四摻雜區(qū)681與兩個第四重摻雜區(qū)682，第四摻雜區(qū)681為第一導電型，第四重摻雜區(qū)682為第二導電型。每一第四摻雜區(qū)681設于其對應的兩個第四重摻雜區(qū)682之間，第四摻雜區(qū)681與第四重摻雜區(qū)682設于第二摻雜區(qū)域54中并從基板10的表面上凸出，第四重摻雜區(qū)682連接高電壓端vh。第四閘極帶66設于第四摻雜區(qū)681的頂部與側壁及基板10的表面上并沿第二方向設置，且第四閘極帶66為浮接。第四接觸電極70分別作為源極與汲極，并分別設于位于第四摻雜區(qū)681的相異兩側的第四重摻雜區(qū)682的頂部與側壁及基板10的表面上，又沿第二方向設置，第四重摻雜區(qū)682通過第四接觸電70極連接高電壓端vh。

第四閘極帶66設于第三閘極帶60之間，且第四閘極帶66連接第三閘極帶60。第三重摻雜區(qū)622、第四重摻雜區(qū)682、第二摻雜區(qū)域54與第二摻雜井區(qū)52形成多個第二雙載子接面晶體管，高電壓端vh與低電壓端vl的電壓對第二雙載子接面晶體管進行偏壓，以產生多個通過第二雙載子接面晶體管的第二靜電放電(esd)電流。第一摻雜井區(qū)14與第二摻雜井區(qū)52呈交替式鄰接，第一摻雜區(qū)域40與第二摻雜區(qū)域54呈交替式鄰接。

此外，在第四實施例中，第一晶體管單元12的數量為多個，第二晶體管單元50的數量為多個，且每一第二晶體管單元50對應兩個第一晶體管單元12。

綜上所述，本發(fā)明利用鰭式結構建立雙載子接面晶體管，以釋放均勻的靜電放電電流，進而降低由于靜電放電導致的半導體裝置毀損。

以上所述僅為本發(fā)明一較佳實施例而已，并非用來限定本發(fā)明實施的范圍，故舉凡依本發(fā)明權利要求范圍所述的形狀、構造、特征及精神所為的均等變化與修飾，均應包括于本發(fā)明的保護范圍內。