相關(guān)申請(qǐng)的交叉引用

通過引用將2016年3月8日提交的第2016-044528號(hào)日本專利申請(qǐng)所公布的包括說明書、附圖、以及摘要的全部內(nèi)容并入本文。

本發(fā)明涉及半導(dǎo)體設(shè)備及其制造方法，并且適用于例如配置有反熔絲(anti-fuse)存儲(chǔ)單元。

背景技術(shù)：

至今為止，作為配置于半導(dǎo)體設(shè)備中的存儲(chǔ)單元，已知有非易失性存儲(chǔ)單元。作為這樣的非易失性存儲(chǔ)單元中的一種，已知有能夠僅寫入一次并且使用熔絲的非易失性存儲(chǔ)單元。基于mos(金屬氧化物半導(dǎo)體)晶體管形態(tài)的存儲(chǔ)晶體管被用作熔絲。該存儲(chǔ)單元被稱為反熔絲存儲(chǔ)單元。作為公開這樣的半導(dǎo)體設(shè)備的專利文獻(xiàn)中的一種，已知有例如專利文獻(xiàn)1。

在所述半導(dǎo)體設(shè)備中，通過存儲(chǔ)晶體管、第一選擇晶體管、以及第二選擇晶體管配置一個(gè)存儲(chǔ)單元。以串聯(lián)的方式電連接所述存儲(chǔ)晶體管、第一選擇晶體管、以及第二選擇晶體管。字線電連接于所述存儲(chǔ)晶體管的存儲(chǔ)柵電極。位線電連接于所述第二選擇晶體管。

通過從所述字線向所述存儲(chǔ)柵電極施加指定電壓并電介質(zhì)擊穿(dielectric-breaking)柵絕緣膜來執(zhí)行信息的寫入操作。另一方面，通過檢測出從所述存儲(chǔ)柵電極經(jīng)擊穿位置(其經(jīng)受電介質(zhì)擊穿而成為電阻器)、所述第一選擇晶體管、以及所述第二選擇晶體管流向所述位線的電流來執(zhí)行信息的讀出操作。

【相關(guān)技術(shù)文獻(xiàn)】

【專利文獻(xiàn)】

【專利文獻(xiàn)1】日本未經(jīng)審查的第2005-504434號(hào)專利申請(qǐng)公布文本。

技術(shù)實(shí)現(xiàn)要素：

近年來，為了降低電壓等目的，開發(fā)了在soi襯底的硅層中形成存儲(chǔ)晶體管和第一選擇晶體管等的半導(dǎo)體設(shè)備。

然而，本發(fā)明的發(fā)明人已經(jīng)揭示，由于插在硅層和半導(dǎo)體襯底之間的埋藏式氧化膜所導(dǎo)致的柵耦合，難以提高信息的讀出精度。

從說明書的描述和附圖，可以清楚了解本發(fā)明的其它目的和新穎特征。

根據(jù)本發(fā)明的一方面，半導(dǎo)體設(shè)備配置有襯底、第一元件形成區(qū)域、第二元件形成區(qū)域、第一導(dǎo)電型溝道的存儲(chǔ)晶體管、第一導(dǎo)電型溝道的第一選擇晶體管、第一導(dǎo)電型溝道的第二選擇晶體管、字線、以及位線。所述襯底具有半導(dǎo)體襯底和在半導(dǎo)體襯底上方形成的半導(dǎo)體層，在所述半導(dǎo)體襯底和所述半導(dǎo)體層之間插入有埋藏式絕緣膜。存儲(chǔ)晶體管和第一選擇晶體管形成在半導(dǎo)體層中限定的第一元件形成區(qū)域中。所述存儲(chǔ)晶體管包括位于半導(dǎo)體層上方的存儲(chǔ)柵電極，其中，在所述半導(dǎo)體層和所述存儲(chǔ)柵電極之間插入有存儲(chǔ)柵絕緣膜。所述第二選擇晶體管形成在限定于襯底中的第二元件形成區(qū)域中。字線電連接于所述存儲(chǔ)柵電極。位線電連接于所述第二選擇晶體管。所述存儲(chǔ)晶體管、所述第一選擇晶體管以及所述第二選擇晶體管以串聯(lián)的方式電連接。通過使第一選擇晶體管和第二選擇晶體管進(jìn)入導(dǎo)通(on)狀態(tài)，以向字線施加第一電壓，從而電介質(zhì)擊穿所述存儲(chǔ)柵絕緣膜，來執(zhí)行信息的寫入操作。通過使第一選擇晶體管和第二選擇晶體管進(jìn)入導(dǎo)通(on)狀態(tài)，以向字線施加第二電壓，從而檢測從存儲(chǔ)柵電極經(jīng)由第一選擇晶體管和第二選擇晶體管流向位線的電流，來執(zhí)行信息的讀出操作。在向位線施加與施加到存儲(chǔ)柵電極的第一電壓的極性相反的反電壓的同時(shí)，執(zhí)行所述寫入操作。

根據(jù)本發(fā)明的另一方面，制造半導(dǎo)體設(shè)備的方法包括以下步驟：提供襯底，所述襯底具有半導(dǎo)體襯底和在半導(dǎo)體襯底之上形成的半導(dǎo)體層，其中，在所述半導(dǎo)體襯底和所述半導(dǎo)體層之間插入有埋藏式絕緣膜；形成半導(dǎo)體元件，包括以下步驟：在限定于半導(dǎo)體層中的第一元件形成區(qū)域中，形成第一導(dǎo)電型溝道的存儲(chǔ)晶體管和第一導(dǎo)電型溝道的第一選擇晶體管，并且，在限定于襯底中的第二元件形成區(qū)域中形成第一導(dǎo)電型溝道的第二選擇晶體管；將所述存儲(chǔ)晶體管、所述第一選擇晶體管和所述第二選擇晶體管以串聯(lián)的方式電連接，將字線連接于所述存儲(chǔ)晶體管，以及，將位線連接于所述第二選擇晶體管。所述半導(dǎo)體元件形成步驟中的所述存儲(chǔ)晶體管形成步驟包括下述步驟：在所述半導(dǎo)體層上形成存儲(chǔ)柵電極，其中，在所述半導(dǎo)體層和所述存儲(chǔ)柵電極之間插入有存儲(chǔ)柵絕緣膜；在位于設(shè)置所述存儲(chǔ)柵電極的區(qū)域中的所述半導(dǎo)體層中形成第一導(dǎo)電型的雜質(zhì)區(qū)域；在所述半導(dǎo)體層中形成第一導(dǎo)電型的存儲(chǔ)延伸區(qū)域，以接觸所述雜質(zhì)區(qū)域，在所述半導(dǎo)體層中形成第一導(dǎo)電型的存儲(chǔ)源極-漏極區(qū)域，以接觸所述存儲(chǔ)延伸區(qū)域。

根據(jù)本發(fā)明的又一方面，制造半導(dǎo)體設(shè)備的方法包括以下步驟：提供襯底，所述襯底具有半導(dǎo)體襯底和在所述半導(dǎo)體襯底之上形成的半導(dǎo)體層，其中，在所述半導(dǎo)體襯底和所述半導(dǎo)體層之間插入有埋藏式絕緣膜；形成半導(dǎo)體元件，包括以下步驟：在限定于所述半導(dǎo)體層中的第一元件形成區(qū)域中形成第一導(dǎo)電型溝道的存儲(chǔ)晶體管和第一導(dǎo)電型溝道的第一選擇晶體管，并且，在限定于所述襯底中的第二元件形成區(qū)域中形成第一導(dǎo)電型溝道的第二選擇晶體管；將所述存儲(chǔ)晶體管、所述第一選擇晶體管和所述第二選擇晶體管以串聯(lián)的方式電連接，將字線連接于所述存儲(chǔ)晶體管，以及，將位線連接于所述第二選擇晶體管。在形成所述半導(dǎo)體元件的步驟中所述第一選擇晶體管形成步驟包括：在所述半導(dǎo)體層的表面形成作為第一選擇柵絕緣膜的絕緣膜；所述絕緣膜的表面形成作為第一選擇柵電極的第二導(dǎo)電型的導(dǎo)電膜；形成硬掩膜以覆蓋所述導(dǎo)電膜；通過所述硬掩膜作為刻蝕掩膜，對(duì)所述導(dǎo)電膜和所述絕緣膜進(jìn)行刻蝕處理，從而通過所述第一選擇柵絕緣膜形成所述第一選擇柵電極；在保留覆蓋所述第一選擇柵電極的硬掩膜的狀態(tài)下，注入第一導(dǎo)電型的雜質(zhì)，從而在所述半導(dǎo)體層中形成具有第一雜質(zhì)濃度的第一選擇源極-漏極區(qū)域；在去除所述硬掩膜之后，通過所述第一選擇柵電極作為注入掩膜，注入第一導(dǎo)電型的雜質(zhì)，從而在所述半導(dǎo)體層中形成具有比所述第一雜質(zhì)濃度低的第二雜質(zhì)濃度的第一選擇延伸區(qū)域。

根據(jù)本發(fā)明的一方面的半導(dǎo)體設(shè)備可以改善信息的讀出精度。

根據(jù)本發(fā)明的另一方面的半導(dǎo)體設(shè)備制造方法，可以制造能夠改善信息的讀出精度的半導(dǎo)體設(shè)備。

根據(jù)本發(fā)明的又一方面的半導(dǎo)體設(shè)備制造方法，可以制造能夠改善信息的讀出精度的半導(dǎo)體設(shè)備。

附圖說明

圖1是根據(jù)各實(shí)施方式的半導(dǎo)體設(shè)備中的存儲(chǔ)單元的等效電路圖；

圖2是根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備的剖視圖；

圖3是用于描述同一實(shí)施方式中的半導(dǎo)體設(shè)備的操作的示意剖視圖；

圖4是示出同一實(shí)施方式中半導(dǎo)體設(shè)備的寫入和讀出操作條件的一個(gè)示例的示意圖；

圖5是用于描述根據(jù)比較示例的半導(dǎo)體設(shè)備的操作的示意剖視圖；

圖6是示出根據(jù)比較示例的半導(dǎo)體設(shè)備的寫入和讀出操作條件的一個(gè)示例的示意圖；

圖7是各存儲(chǔ)單元的等效電路圖，用于描述根據(jù)比較示例的半導(dǎo)體設(shè)備中的寫入操作；

圖8是示出存儲(chǔ)單元中的電位分布的示意圖，用于描述根據(jù)比較示例的半導(dǎo)體設(shè)備的問題；

圖9是示出具有寄生mos晶體管的存儲(chǔ)單元晶體管的示意剖視圖，用于描述根據(jù)比較示例的半導(dǎo)體設(shè)備的問題；

圖10是具有寄生mos晶體管的存儲(chǔ)單元晶體管的等效電路圖，用于描述根據(jù)比較示例的半導(dǎo)體設(shè)備的問題；

圖11是示出在同一實(shí)施方式中讀出電流與累積頻率分布之間的關(guān)系的第一示意圖；

圖12是示出在同一實(shí)施方式中讀出電流與累積頻率分布之間的關(guān)系的第二示意圖；

圖13是示出在同一實(shí)施方式中當(dāng)施加寫入電壓時(shí)寫入電流隨時(shí)間變化的第一示意圖；

圖14是用于描述在同一實(shí)施方式中反電壓可施加于位線的原因的示意圖；

圖15是示出在同一實(shí)施方式中讀出電流與累積頻率分布之間的關(guān)系與柵重疊長度(gateoverlaplength)的依賴關(guān)系的示意圖；

圖16是示出在同一實(shí)施方式中在執(zhí)行寫入操作的時(shí)候延伸耗盡層的方式的示意剖視圖；

圖17是示出在同一實(shí)施方式中當(dāng)施加寫入電壓時(shí)寫入電流隨時(shí)間變化的第二示意圖；

圖18是示出在同一實(shí)施方式中半導(dǎo)體設(shè)備制造方法的一個(gè)過程的剖視圖；

圖19是示出在同一實(shí)施方式中在圖18所示的過程之后執(zhí)行的過程的剖視圖；

圖20是示出在同一實(shí)施方式中在圖19所示的過程之后執(zhí)行的過程的剖視圖；

圖21是示出在同一實(shí)施方式中在圖20所示的過程之后執(zhí)行的過程的剖視圖；

圖22是示出在同一實(shí)施方式中在圖21所示的過程之后執(zhí)行的過程的剖視圖；

圖23是示出在同一實(shí)施方式中在圖22所示的過程之后執(zhí)行的過程的剖視圖；

圖24是示出在同一實(shí)施方式中在圖23所示的過程之后執(zhí)行的過程的剖視圖；

圖25是示出在同一實(shí)施方式中在圖24所示的過程之后執(zhí)行的過程的剖視圖；

圖26是示出在同一實(shí)施方式中在圖25所示的過程之后執(zhí)行的過程的剖視圖；

圖27是示出在同一實(shí)施方式中在圖26所示的過程之后執(zhí)行的過程的剖視圖；

圖28是示出在同一實(shí)施方式中在圖27所示的過程之后執(zhí)行的過程的剖視圖；

圖29是示出在同一實(shí)施方式中在圖28所示的過程之后執(zhí)行的過程的剖視圖；

圖30是示出在同一實(shí)施方式中在圖29所示的過程之后執(zhí)行的過程的剖視圖；

圖31是示出在同一實(shí)施方式中在圖30所示的過程之后執(zhí)行的過程的剖視圖；

圖32是示出在同一實(shí)施方式中在圖31所示的過程之后執(zhí)行的過程的剖視圖；

圖33是示出在同一實(shí)施方式中在圖32所示的過程之后執(zhí)行的過程的剖視圖；

圖34是示出在同一實(shí)施方式中在圖33所示的過程之后執(zhí)行的過程的剖視圖；

圖35是示出在同一實(shí)施方式中在圖34所示的過程之后執(zhí)行的過程的剖視圖；

圖36是示出在同一實(shí)施方式中在圖35所示的過程之后執(zhí)行的過程的剖視圖；

圖37是示出在同一實(shí)施方式中在圖36所示的過程之后執(zhí)行的過程的剖視圖；

圖38是根據(jù)實(shí)施方式2的半導(dǎo)體設(shè)備的剖視圖；

圖39是用于描述在同一實(shí)施方式中半導(dǎo)體設(shè)備的操作的示意剖視圖；

圖40是用于描述在同一實(shí)施方式中存儲(chǔ)晶體管具有寄生mos晶體管的第一示意圖；

圖41是用于描述在同一實(shí)施方式中存儲(chǔ)晶體管具有寄生mos晶體管的第二示意圖；

圖42是示出在同一實(shí)施方式中根據(jù)半導(dǎo)體設(shè)備的第一示例的制造方法的一個(gè)過程的剖視圖；

圖43是示出在同一實(shí)施方式中在圖42所示的過程之后執(zhí)行的過程的剖視圖；

圖44是示出在同一實(shí)施方式中在圖43所示的過程之后執(zhí)行的過程的剖視圖；

圖45是示出在同一實(shí)施方式中在圖43所示的過程之后執(zhí)行的過程的剖視圖；

圖46是示出在同一實(shí)施方式中根據(jù)半導(dǎo)體設(shè)備的第二示例的制造方法的一個(gè)過程的剖視圖；

圖47是示出在同一實(shí)施方式中在圖46所示的過程之后執(zhí)行的過程的剖視圖；

圖48是示出在同一實(shí)施方式中在圖47所示的過程之后執(zhí)行的過程的剖視圖；

圖49是示出在同一實(shí)施方式中在圖48所示的過程之后執(zhí)行的過程的剖視圖；

圖50是在同一實(shí)施方式中通過根據(jù)第二示例的制造方法制造的半導(dǎo)體設(shè)備的剖視圖；

圖51是根據(jù)實(shí)施方式3的半導(dǎo)體設(shè)備的剖視圖；

圖52是用于描述在同一實(shí)施方式中半導(dǎo)體設(shè)備的操作的示意剖視圖；

圖53是用于描述在同一實(shí)施方式中選擇核心晶體管的選擇核心柵絕緣膜所需要的條件的示例剖視圖；

圖54是示出在同一實(shí)施方式中施加于選擇核心柵電極的電壓與柵電容之間的關(guān)系的示意圖；

圖55是示出在同一實(shí)施方式中半導(dǎo)體設(shè)備的制造方法的一個(gè)過程的剖視圖；

圖56是示出在同一實(shí)施方式中在圖55所示的過程之后執(zhí)行的過程的剖視圖；

圖57是示出在同一實(shí)施方式中在圖56所示的過程之后執(zhí)行的過程的剖視圖；

圖58是示出在同一實(shí)施方式中在圖57所示的過程之后執(zhí)行的過程的剖視圖；

圖59是示出在同一實(shí)施方式中在圖58所示的過程之后執(zhí)行的過程的剖視圖；

圖60是示出在同一實(shí)施方式中在圖59所示的過程之后執(zhí)行的過程的剖視圖；

圖61是示出在同一實(shí)施方式中在圖60所示的過程之后執(zhí)行的過程的剖視圖；

圖62是示出在同一實(shí)施方式中在圖61所示的過程之后執(zhí)行的過程的剖視圖；

圖63是示出在同一實(shí)施方式中在圖62所示的過程之后執(zhí)行的過程的剖視圖；

圖64是示出在同一實(shí)施方式中在圖63所示的過程之后執(zhí)行的過程的剖視圖；

圖65是示出在同一實(shí)施方式中在圖64所示的過程之后執(zhí)行的過程的剖視圖；

圖66是示出在同一實(shí)施方式中在圖65所示的過程之后執(zhí)行的過程的剖視圖；

圖67是示出在同一實(shí)施方式中在圖66所示的過程之后執(zhí)行的過程的剖視圖；

圖68是示出在同一實(shí)施方式中在圖67所示的過程之后執(zhí)行的過程的剖視圖；以及

圖69是示出在同一實(shí)施方式中在圖68所示的過程之后執(zhí)行的過程的剖視圖。

具體實(shí)施方式

實(shí)施方式1

這里將描述設(shè)置有反熔絲存儲(chǔ)單元的半導(dǎo)體設(shè)備，其中，存儲(chǔ)柵絕緣膜的擊穿效率得到改善。

(存儲(chǔ)單元的電路)

首先將描述半導(dǎo)體設(shè)備中的每個(gè)存儲(chǔ)單元的電路。如圖1所示，多個(gè)存儲(chǔ)單元mc以矩陣形式(行×列)布置，作為半導(dǎo)體設(shè)備afm的存儲(chǔ)單元。順便提及的是，為了簡化附圖，在圖1中示出了四個(gè)存儲(chǔ)單元mca、mcb、mcc和mcd(2行×2列)。一個(gè)存儲(chǔ)單元mc由存儲(chǔ)晶體管mctr和選擇核心晶體管sctr(第一選擇晶體管)構(gòu)成。存儲(chǔ)晶體管mctr和選擇核心晶體管sctr以串聯(lián)的方式電連接。此外，對(duì)以矩陣形式布置的存儲(chǔ)器單元mc的每列設(shè)置選擇體晶體管sbtr(selectionbulktransistor)(第二選擇晶體管)。

在以矩陣形式布置的各存儲(chǔ)單元mc中，布置在同一行的存儲(chǔ)單元mc的選擇核心晶體管sctr各自的柵電極與核心柵配線cgw電連接。此外，布置在同一行的存儲(chǔ)單元mc的存儲(chǔ)晶體管mctr的柵電極分別與字線wl電連接。例如，存儲(chǔ)單元mca(mcc)的存儲(chǔ)晶體管的柵電極和存儲(chǔ)單元mcb(mcd)的存儲(chǔ)晶體管的柵電極與字線wl1(wl2)電連接。

布置在同一列中的存儲(chǔ)單元mc的選擇核心晶體管sctr(源極-漏極區(qū)域)分別與同一列的選擇體晶體管sbtr(源極-漏極區(qū)域)電連接。此外，選擇體晶體管sbtr的柵電極分別與體柵配線(bulkgatewiring)bgw電連接。選擇體晶體管sbtr(源極-漏極區(qū)域)分別與位線bl電連接。例如，位線bl1(bl2)電連接到第一(第二)列的選擇體晶體管sbtr的源極-漏極區(qū)域。

(存儲(chǔ)單元的結(jié)構(gòu))

接下來將描述半導(dǎo)體設(shè)備afm中每個(gè)存儲(chǔ)單元的結(jié)構(gòu)。將soi(silicononinsulator，絕緣體上的硅)襯底應(yīng)用于根據(jù)每個(gè)實(shí)施方式的配置有存儲(chǔ)單元的半導(dǎo)體設(shè)備。soi襯底包括半導(dǎo)體襯底bsub、埋藏式氧化物膜box和硅層soi(參見圖18)。在半導(dǎo)體設(shè)備中設(shè)置留有硅層soi的區(qū)域(soi區(qū)域)和去除了硅層和埋藏式氧化物膜的半導(dǎo)體襯底bsub的區(qū)域(體區(qū)域)。

如圖2所示，在半導(dǎo)體設(shè)備afm中，存儲(chǔ)單元區(qū)域mcr和外圍電路區(qū)域phr由淺溝槽隔離絕緣膜sti限定。選擇體晶體管區(qū)域sbr限定在外圍電路區(qū)域phr中。存儲(chǔ)單元區(qū)域mcr設(shè)置在soi區(qū)域(硅層soi)中。選擇體晶體管區(qū)sbr設(shè)置在體區(qū)域(半導(dǎo)體襯底bsub)中。

存儲(chǔ)單元區(qū)域mcr由n溝道型存儲(chǔ)晶體管mctr和n溝道型選擇核心晶體管sctr形成。存儲(chǔ)晶體管mctr包括存儲(chǔ)柵電極mcge、n型延伸區(qū)域mcex以及n型源極-漏極區(qū)域mcsd。存儲(chǔ)柵電極mcge形成在作為溝道的硅層上，在存儲(chǔ)柵電極和硅層之間插入有存儲(chǔ)柵絕緣膜mcgi。在實(shí)施方式1中，假設(shè)作為溝道的硅層是p型硅層mcpr。

延伸區(qū)域mcex形成于位于側(cè)壁絕緣膜正下方的硅層的一部分。這里，如在俯視圖(部分重疊)中所見，延伸區(qū)域mcex可以形成為不與存儲(chǔ)柵電極mcge重疊。源極-漏極區(qū)域mcsd形成在硅層中(包括升高(elevated)部分)。源極-漏極區(qū)域mcsd與延伸區(qū)域mcex相接。

選擇核心晶體管sctr包括選擇核心柵電極scge、n型的一對(duì)延伸區(qū)域scex和n型的一對(duì)源極-漏極區(qū)域scsd。選擇核心柵電極scge形成在作為溝道的p型硅層scpr之上，選擇核心柵電極和p型硅層之間插入有選擇核心柵絕緣膜scgi。一對(duì)延伸區(qū)域scex形成在硅層的一部分。一對(duì)源極-漏極區(qū)域scsd形成在硅層中(包括升高部分)。源極-漏極區(qū)域scsd與延伸區(qū)域scex相接。

p型阱spw形成在位于存儲(chǔ)單元區(qū)域mcr中的半導(dǎo)體襯底bsub中。p型阱spw從埋藏式氧化物膜box和半導(dǎo)體襯底bsub之間的交界面形成到預(yù)定深度。

n溝道型選擇體晶體管sbtr形成在選擇體晶體管區(qū)域sbr中。選擇體晶體管sbtr包括柵電極sbge、n型的一對(duì)延伸區(qū)域sbex和n型的一對(duì)源極-漏極區(qū)域sbsd。一對(duì)延伸區(qū)域sbex形成在半導(dǎo)體襯底bsub中。一對(duì)源極-漏極區(qū)域sbsd形成在半導(dǎo)體襯底bsub中。

p型阱bpw形成在位于選擇體晶體管區(qū)域sbr中的半導(dǎo)體襯底bsub中。p型阱bpw從半導(dǎo)體襯底bsub的表面形成到預(yù)定深度。

存儲(chǔ)晶體管mctr的源極-漏極區(qū)域mcsd和選擇核心晶體管sctr的一對(duì)源極-漏極區(qū)scsd中的一個(gè)形成在共用區(qū)域中。存儲(chǔ)晶體管mctr和選擇核心晶體管sctr通過源極-漏極區(qū)域mcsd和一個(gè)源極-漏極區(qū)域scsd電連接。

選擇核晶體管sctr的一對(duì)源極-漏極區(qū)域scsd中的另一個(gè)與選擇體晶體管sbtr的一對(duì)源極-漏極區(qū)域sbsd中的一個(gè)相互電連接。位線bl電連接于選擇體晶體管sbtr的一對(duì)源極-漏極區(qū)域sbsd中的另一個(gè)。因此，存儲(chǔ)晶體管mctr、選擇核心晶體管sctr以及選擇體晶體管sbtr以存儲(chǔ)晶體管mctr、選擇核心晶體管sctr以及選擇體晶體管sbtr的順序串聯(lián)電連接。

在外圍電路區(qū)域phr中，例如，除了選擇體晶體管區(qū)域sbr之外，還限定了p型核心晶體管區(qū)域pcr和n型核心晶體管區(qū)域ncr。p型核心晶體管區(qū)域pcr和n型核心晶體管區(qū)域ncr設(shè)置在soi區(qū)域(硅層)中。p型核心晶體管區(qū)域pcr由p溝道型核心晶體管pctr形成。n型核心晶體管區(qū)域ncr由n溝道型核心晶體管nctr形成。

p溝道型核心晶體管pctr包括柵電極pge、p型的一對(duì)延伸區(qū)域pex和p型的一對(duì)源極-漏極區(qū)域psd。一對(duì)延伸區(qū)域pex形成在硅層中。一對(duì)源極-漏極區(qū)域psd形成在硅層中(包括升高部分)。

n溝道型核心晶體管nctr包括柵電極nge、n型的一對(duì)延伸區(qū)域nex和n型的一對(duì)源極-漏極區(qū)域nsd。一對(duì)延伸區(qū)域nex形成在硅層中。一對(duì)源極-漏極區(qū)域nsd形成在硅層中(包括升高部分)。

位于p型核心晶體管區(qū)域pcr中的半導(dǎo)體襯底bsub由n型阱snw形成。n型阱snw從埋藏式氧化物膜box和半導(dǎo)體襯底bsub之間的交界面形成到預(yù)定深度。

位于n型核心晶體管區(qū)域ncr中的半導(dǎo)體襯底bsub由p型阱spw形成。p型阱spw從埋藏式氧化物膜box和半導(dǎo)體襯底bsub之間的交界面形成到預(yù)定深度。

層間絕緣膜ilf形成為覆蓋存儲(chǔ)晶體管mctr、選擇核心晶體管sctr以及選擇體晶體管sbtr等。接觸孔栓sccp、sbcp和cp形成為穿過層間絕緣膜ilf。

在存儲(chǔ)單元區(qū)域的mcr中，接觸孔栓sccp與源極-漏極區(qū)域scsd電連接。在選擇體晶體管區(qū)域sbr，接觸孔栓sbcp與源極-漏極區(qū)域sbsd電連接。在p型核心晶體管區(qū)域pcr中，接觸孔栓cp與源極-漏極區(qū)域psd電連接，在n型核心晶體管區(qū)域ncr，接觸孔栓cp與源極-漏極區(qū)域nsd電連接。

配線scml、sbml、blml和ml形成于層間絕緣膜ilf之上。在存儲(chǔ)單元區(qū)域mcr中，配線scml電連接于接觸孔栓sccp。在選擇體晶體管區(qū)域sbr中，配線sbml和blml電連接于源極-漏極區(qū)域sbsd。配線blml電連接于位線bl。在p型核心晶體管區(qū)域pcr中，配線ml電連接于接觸孔栓cp。在n型核心晶體管區(qū)域ncr中，配線ml電連接于接觸孔栓cp。

在半導(dǎo)體設(shè)備afm中，在配線scml、sbml、blml和ml之上根據(jù)需要形成包括多層配線mls和多層層間絕緣膜mil的多層配線結(jié)構(gòu)。根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備afm按照如上所述的方式進(jìn)行配置。

(半導(dǎo)體設(shè)備的操作)

接下來將對(duì)配置有上述存儲(chǔ)單元mc的半導(dǎo)體設(shè)備afm的操作進(jìn)行描述。圖3代表性地示出了存儲(chǔ)晶體管mctr、選擇核心晶體管sctr和選擇體晶體管sbtr的結(jié)構(gòu)。此外，圖4示出了存儲(chǔ)單元mc中的四個(gè)(存儲(chǔ)單元mca、mcb、mcc、和mcd)的操作條件的一個(gè)示例和等效電路圖。

(寫入操作)

如圖3和圖4所示，在以矩陣形式布置的存儲(chǔ)單元mc(行×列)中，行分別由字線wl和核心柵配線cgw指定，并且，列分別由位線bl指定?，F(xiàn)在假設(shè)，例如，將信息寫入到四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca。在這種情況下，在存儲(chǔ)單元mca中，行是由字線wl1和核心柵配線cgw1指定，并且，列由位線bl1指定。

例如，將約為6.5v左右的電壓(vml-p)施加到字線wl1。例如，將約為3.0v左右的電壓(vsl1-p)施加到核心柵配線cgw1。例如，將約為-0.5v左右的電壓(vbl-p)施加到位線bl1。關(guān)于這一電壓(vbl-p)，施加與向存儲(chǔ)柵電極mcge施加的電壓極性相反的電壓，作為反電壓。例如，將約為1.5v左右的電壓(vbg-p)施加到體柵配線bgw。

例如，將0v的電壓施加到另一字線wl2。例如，將0v的電壓(vsl2-p)施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。并且，例如，將0v的電壓(vb-s)施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。根據(jù)這樣的電壓條件，存儲(chǔ)單元mca被選定，并且，存儲(chǔ)單元mcb、mcc和mcd分別進(jìn)入非選擇狀態(tài)。

在選定的存儲(chǔ)單元mca中，將約為6.5v左右的電壓施加到電連接于字線wl1的存儲(chǔ)晶體管mctr的存儲(chǔ)柵電極mcge。并且，通過處于導(dǎo)通狀態(tài)的選擇體晶體管sbtr和選擇核心晶體管sctr，存儲(chǔ)晶體管mctr的延伸區(qū)域mcex(源極-漏極區(qū)域mcsd)的電位成為與施加到位線bl1的反電壓(約-0.5v)大致相同。

因此，存儲(chǔ)柵絕緣膜mcgi被局部電介質(zhì)擊穿或電介質(zhì)破壞。此時(shí)，存儲(chǔ)晶體管mctr的n型延伸區(qū)域mcex的電位變得與反電壓幾乎相等。因此，存儲(chǔ)柵絕緣膜mcgi和作為溝道的p型硅層mcpr之間的交界面的電位浮動(dòng)，抑制了存儲(chǔ)柵電極mcge與所述交界面之間的電位差的下降。其結(jié)果是，可以良好地局部破壞存儲(chǔ)柵絕緣膜mcgi。這將在后面進(jìn)行詳細(xì)描述。

存儲(chǔ)柵絕緣膜被電介質(zhì)破壞時(shí)所產(chǎn)生的大多數(shù)熱空穴，經(jīng)由選擇核心晶體管和選擇體晶體管傳輸通過位線bl1。存儲(chǔ)柵絕緣膜mcgi被電介質(zhì)破壞的位置成為電阻器。因此，通過電介質(zhì)破壞存儲(chǔ)柵絕緣膜mcgi向存儲(chǔ)單元mca寫入信息。

(讀出操作)

現(xiàn)在假設(shè)，讀出通過所述寫入操作寫入到四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca的信息。

例如，將約為1.0v左右的電壓(vml-r)施加到字線wl1。例如，將約為1.0v左右的電壓(vsl-r)施加到核心柵配線cgw1。例如，將0v的電壓施加到位線bl1。例如，將約為3.3v左右的電壓(vbg-r)施加到體柵配線bgw。

例如，將0v的電壓施加到另一字線wl2。例如，將0v的電壓(vsl2-r)施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。另外，例如，將0v的電壓(vb-s)施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的在p型阱bpw。根據(jù)這樣的電壓條件，存儲(chǔ)單元mca被選定，并且，存儲(chǔ)單元mcb、mcc和mcd分別進(jìn)入非選擇狀態(tài)。

在選定的存儲(chǔ)單元mca中，將約為1.0v左右的電壓施加到電連接于字線wl1的存儲(chǔ)晶體管mctr的存儲(chǔ)柵電極mcge。這里，在寫入信息之前存儲(chǔ)器柵絕緣膜mcgi未被電介質(zhì)擊穿的狀態(tài)下，通過施加到存儲(chǔ)柵電極mcge的電壓與施加到位線bl1的電壓之間的電位差產(chǎn)生的fn(fowler-nordheim)隧道電流作為柵極漏電流流過存儲(chǔ)柵絕緣膜mcgi。

已經(jīng)流過存儲(chǔ)柵絕緣膜mcgi的fn隧道電流經(jīng)由選擇體晶體管sbtr和選擇核心晶體管sctr流入位線bl1。fn隧道電流被檢測為讀出電流。在寫入信息之前，讀出電流大約為微微安(picoampere)左右。

另一方面，在寫入信息之后存儲(chǔ)晶體管mctr的存儲(chǔ)柵絕緣膜mcgi被局部電介質(zhì)擊穿并用作電阻器。因此，從存儲(chǔ)柵電極mcge經(jīng)該電阻器、選擇體晶體管sbtr和選擇核心晶體管sctr流出的讀出電流大大增加(參見圖4中實(shí)線所示的箭頭)。讀出電流大約為微安(microampere)左右。通過寫入之前(off)的讀出電流和寫入之后(on)的讀出電流的電流比(on/off)讀出信息(“0”或“1”)。

在上述半導(dǎo)體設(shè)備afm中，存儲(chǔ)晶體管mctr的存儲(chǔ)柵絕緣膜mcgi通過在寫入操作時(shí)施加反電壓而被良好地電介質(zhì)擊穿或絕緣破壞。因此，可以實(shí)現(xiàn)讀出精度的提高。這將以與根據(jù)比較示例的半導(dǎo)體設(shè)備進(jìn)行比較的方式進(jìn)行描述。

(比較示例)

在根據(jù)比較示例的半導(dǎo)體設(shè)備中，存儲(chǔ)晶體管mctr、選擇核心晶體管sctr和選擇體晶體管sbtr的結(jié)構(gòu)代表性地示于圖5中。根據(jù)比較示例的半導(dǎo)體設(shè)備在結(jié)構(gòu)上類似于圖3所示的半導(dǎo)體設(shè)備。因此，用相同的附圖標(biāo)記分別標(biāo)記相同的構(gòu)件，并且，除非另有要求，否則不再對(duì)其重復(fù)描述。

接下來將描述根據(jù)比較示例的半導(dǎo)體設(shè)備afm的操作。圖6示出了存儲(chǔ)單元mc的四個(gè)存儲(chǔ)單元(mca、mcb、mcc和mcd)的操作條件的一個(gè)示例以及等效電路圖。

(寫入操作)

現(xiàn)在假設(shè)向例如四個(gè)存儲(chǔ)單元mc的存儲(chǔ)單元mca寫入信息。

除了施加到位線bl1的電壓不同之外，寫入操作與根據(jù)所述實(shí)施方式的半導(dǎo)體設(shè)備的寫入操作相同。例如，向字線wl1施加約為6.5v左右的電壓(vml-p)。例如，向核心柵配線cgw1施加約為3.0v左右的電壓(vsl1-p)。向位線bl1施加0v的電壓(vbl-p)。例如，向體柵配線bgw施加約為1.5v左右的電壓(vbg-p)。

向字線wl2施加0v的電壓。例如，將0v的電壓(vsl2-p)施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。此外，例如，將0v的電壓被施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。根據(jù)這樣的電壓條件，存儲(chǔ)單元mca被選定，并且分別使存儲(chǔ)單元mcb、mcc和mcd進(jìn)入非選擇狀態(tài)。

在所選擇的存儲(chǔ)單元mca中，將約為6.5v左右的電壓施加到與字線wl1電連接的存儲(chǔ)晶體管mctr的存儲(chǔ)柵電極mcge。此外，經(jīng)由分別進(jìn)入導(dǎo)通狀態(tài)的選擇體晶體管sbtr和選擇核心晶體管sctr，存儲(chǔ)晶體管mctr的延伸區(qū)域mcex(源極-漏極區(qū)域mcsd)的電位變成與施加到位線bl1的電壓(0v)大致相同的電位。因此，存儲(chǔ)柵絕緣膜mcgi被局部電介質(zhì)擊穿，并且其電介質(zhì)擊穿處用作電阻器，由此進(jìn)行信息的寫入。

(讀出操作)

假定讀出通過寫入操作寫入到四個(gè)存儲(chǔ)單元mc的存儲(chǔ)單元mca中的信息。

讀出操作與根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備的讀出操作相同。例如，將約為1.0v左右的電壓(vml-r)施加到字線wl1。例如，將約為1.0v左右的電壓(vs1-r)施加到核心柵配線cgw1。例如，將0v的電壓施加到位線bl1。例如，將約為3.3v左右的電壓(vbg-r)施加到體柵配線bgw。

例如，將0v的電壓施加到另一字線wl2。例如，將0v的電壓(vsl2-r)施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。此外，例如，將0v的電壓施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。根據(jù)這樣的電壓條件，存儲(chǔ)單元mca被選定，并且分別使存儲(chǔ)單元mcb、mcc和mcd進(jìn)入非選擇狀態(tài)。

在其中寫入了信息的存儲(chǔ)單元mca中的存儲(chǔ)晶體管mctr的存儲(chǔ)柵絕緣膜mcgi中，其局部絕緣破壞位置成為電阻器。因此，實(shí)際上讀出電流從存儲(chǔ)柵電極mcge經(jīng)由所述電阻器、選擇體晶體管sbtr和選擇核心晶體管sctr(參考圖6中的虛線箭頭)流到位線bl1。根據(jù)寫入之后的讀出電流與基于寫入之前的fn隧道電流的讀出電流的比讀出信息(“0”或“1”)。根據(jù)比較示例的半導(dǎo)體設(shè)備按照如上所述的方式進(jìn)行操作。

(存儲(chǔ)柵絕緣膜的擊穿效率)

在配置有反熔絲存儲(chǔ)單元的半導(dǎo)體設(shè)備afm中，當(dāng)通過向存儲(chǔ)柵電極mcge施加電壓而使存儲(chǔ)柵絕緣膜mcgi電介質(zhì)擊穿時(shí)產(chǎn)生熱空穴。如圖7所示，在半導(dǎo)體設(shè)備的電路操作方面，所產(chǎn)生的熱空穴經(jīng)由處于導(dǎo)通狀態(tài)的選擇核心晶體管sctr和選擇體晶體管sbtr流入位線bl(參考實(shí)線箭頭)。此時(shí)，熱空穴流入形成于選擇核心晶體管sctr和選擇體晶體管sbtr中的每一個(gè)中的反轉(zhuǎn)層(溝道區(qū)域)中。該反轉(zhuǎn)層的電阻值充分高于位線bl所連接的選擇體晶體管sbtr的源極-漏極區(qū)域sbsd的電阻值。

因此，像寫入操作那樣，在短時(shí)間的脈沖操作中，像單一晶體管的情形一樣，與使熱空穴不經(jīng)由反轉(zhuǎn)層(溝道區(qū)域)進(jìn)行流動(dòng)的情形相比，熱空穴變得難以流入位線bl。結(jié)果，已知位線bl的電壓變得難以施加到存儲(chǔ)柵電極mcge，并且，存儲(chǔ)器柵絕緣膜mcgi的擊穿效率降低。

這里，術(shù)語“擊穿效率”具有如下含義。柵絕緣膜的電介質(zhì)擊穿(dielectricbreakdown)通常包括完全喪失絕緣特性的硬擊穿和具有一定程度的絕緣特性的軟擊穿。假定在硬擊穿的情況下的擊穿效率為100。那么，根據(jù)絕緣特性的程度，在軟擊穿的情況下的破壞效率為低于100的值。絕緣特性越低，擊穿效率越高，絕緣特性越高，擊穿效率越低。在根據(jù)比較示例的半導(dǎo)體設(shè)備中，擊穿效率下降以使得存儲(chǔ)柵絕緣膜的絕緣特性變高。

此外，在采用了soi襯底的半導(dǎo)體設(shè)備afm中，作為存儲(chǔ)晶體管mctr中的溝道的p型硅層mcpr形成在位于半導(dǎo)體襯底bsub上方的硅層中，在p型硅層mcpr和半導(dǎo)體襯底bsub之間插入有埋藏式氧化物膜box。也就是說，p型硅層mcpr形成在由埋藏式氧化物膜box和淺溝槽隔離絕緣膜sti圍繞的硅層中。因此，在存儲(chǔ)柵電極mcge和半導(dǎo)體襯底(p型阱spw)之間產(chǎn)生電容耦合(柵耦合)。

當(dāng)使存儲(chǔ)柵絕緣膜mcgi被電介質(zhì)擊穿的這種水平的電壓(6.5v)被瞬間施加到形成在硅層中的存儲(chǔ)晶體管mctr時(shí)，期望的是通過施加到存儲(chǔ)柵電極mcge的電壓(6.5v)和施加到位線bl1的電壓(0v)之間的電位差(6.5v-0v)電介質(zhì)擊穿存儲(chǔ)柵絕緣膜mcgi。

然而，施加到位線bl1的電壓(0v)不是通過所述柵耦合而瞬間施加到p型延伸區(qū)域mcex(源極-漏極區(qū)域mcsd)，并且，p型硅層mcpr的電位瞬時(shí)浮動(dòng)，因此，使得存儲(chǔ)柵絕緣膜mcgi的電介質(zhì)擊穿為不充分的電介質(zhì)擊穿(軟擊穿)。因此，本發(fā)明的發(fā)明人確認(rèn)存在以下問題：由于讀出電流值的降低等，與不采用soi襯底的情形相比，信息是否被存儲(chǔ)的讀出精度降低。

這將在下面進(jìn)行描述。首先通過模擬評(píng)估當(dāng)在寫入操作時(shí)將電壓施加到存儲(chǔ)柵電極mcge時(shí)存儲(chǔ)柵電極mcge及其外圍的電位分布。圖8示出了它們的評(píng)估結(jié)果。橫軸表示在與存儲(chǔ)柵電極mcge等延伸的方向基本正交的方向上的位置。縱軸表示存儲(chǔ)柵絕緣膜mcgi和存儲(chǔ)柵電極mcge正下方的p型硅層mcpr之間的交界面處的電位。

曲線a表示在施加到存儲(chǔ)柵電極mcge的電壓(vmp)為0v的情形下的電位。曲線b表示在施加到存儲(chǔ)柵電極mcge的電壓(vmp)為2v的情形下的電位。曲線c表示在施加到存儲(chǔ)柵電極mcge的電壓(vmp)為4v的情形下的電位。曲線d表示在施加到存儲(chǔ)柵電極mcge的電壓(vmp)為6v的情形下的電位。此外，由于選擇體晶體管處于斷開狀態(tài)，因此位線的電位表示沒有電壓施加到p型硅層mcpr。

如曲線a至曲線d所示，可以理解，當(dāng)施加到存儲(chǔ)柵電極mcge的電壓變高時(shí)，交界面的電位升高(參見中空箭頭)。特別如曲線d所示，當(dāng)施加到存儲(chǔ)柵電極mcge的電壓為6v時(shí)，交界面的電位上升到大約3v左右。

然后，存儲(chǔ)柵絕緣膜mcgi(交界面)和存儲(chǔ)柵電極mcge之間的實(shí)際電位差僅為3v左右。為此，存儲(chǔ)柵絕緣膜mcgi的電介質(zhì)擊穿變得不充分。結(jié)果，存儲(chǔ)柵絕緣膜mcgi的擊穿效率變低。

此外，在應(yīng)用要求降低功耗的soi襯底的半導(dǎo)體設(shè)備中，通常已知的用作抑制泄漏電流的有效方法為：縮短延伸區(qū)域和柵電極之間的柵重疊長度，以及，減少作為一種泄漏源(off-leaksource)的柵致漏極泄漏電流(gateinduceddrainleakage，gidl)。

然而，由于半導(dǎo)體設(shè)備afm具有如下結(jié)構(gòu)：當(dāng)柵重疊長度短時(shí)，位線bl的電壓通過形成在存儲(chǔ)柵電極mcge正下方的反轉(zhuǎn)層對(duì)存儲(chǔ)柵電極mcge起作用，因此，位線bl的電壓變得難以被施加到每個(gè)選定的存儲(chǔ)單元的存儲(chǔ)柵電極mcge。因此，本發(fā)明的發(fā)明人這次新確認(rèn)：短時(shí)間脈沖操作易于受到所述柵耦合的影響。

(讀出電流的變化)

接下來，對(duì)存儲(chǔ)柵絕緣膜被電介質(zhì)擊穿后的讀出電流的變化進(jìn)行說明。已知，在存儲(chǔ)柵絕緣膜的電介質(zhì)擊穿方面，存儲(chǔ)柵絕緣膜不是均勻地電介質(zhì)擊穿，而是局部地電介質(zhì)擊穿(滲透(percolation)模型)。這里，圖9示出了其中的存儲(chǔ)柵絕緣膜mcgi被局部電介質(zhì)擊穿的存儲(chǔ)晶體管mctr的典型結(jié)構(gòu)。圖9示出了局部電介質(zhì)擊穿的擊穿處bdp遠(yuǎn)離延伸區(qū)域mcex的一個(gè)示例。此外，圖10示出了上述示例的等效電路圖。

在存儲(chǔ)柵絕緣膜mcgi中，除擊穿處bdp之外的部分具有作為絕緣膜的功能。在這種情況下，如圖9和圖10所示，位于擊穿處bdp和延伸區(qū)域mcex之間的存儲(chǔ)柵絕緣膜mcgi的部分等成為寄生mos晶體管patr。讀出操作時(shí)，在位于寄生mos晶體管patr中的p型硅層mcpr的一部分處形成反轉(zhuǎn)層。讀出電流(電子ce)從延伸區(qū)域mcex經(jīng)由該反轉(zhuǎn)層和電阻器reb(擊穿處bdp)流向存儲(chǔ)柵電極mcge(字線wl)(參見圖9中的中空箭頭和圖10中的箭頭)。

在存儲(chǔ)晶體管mctr中，讀出操作時(shí)讀出電流流過的寄生mos晶體管patr的反轉(zhuǎn)層的長度取決于擊穿處bdp的位置。如果擊穿處bdp位于更靠近延伸區(qū)域mcex的位置，則反轉(zhuǎn)層電阻rer的電阻值低。隨著擊穿處bdp與延伸區(qū)域mcex分離，反轉(zhuǎn)層電阻rer的電阻值變高。因此，檢測到的讀出電流值發(fā)生變化。結(jié)果，寫入之前(off)的讀出電流和寫入之后(on)的讀出電流之間的比(on/off)發(fā)生變化，從而使得信息的讀出精度發(fā)生變化。由于如在本存儲(chǔ)晶體管mctr中一樣，在平面型晶體管中，柵絕緣膜的擊穿處是隨機(jī)的，所以難以控制讀出電流的變化。

(技術(shù)效果等)

在根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備中，與根據(jù)比較示例的半導(dǎo)體設(shè)備相比，柵絕緣膜的擊穿效率得以顯著提高。也就是說，在相應(yīng)的半導(dǎo)體設(shè)備中，在將反電壓施加到位線的同時(shí)執(zhí)行寫入操作，從而可以將存儲(chǔ)柵絕緣膜mcgi(交界面)和存儲(chǔ)柵電極mcge之間的電位差設(shè)置為期望的電位差，并且提高存儲(chǔ)柵絕緣膜mcgi的擊穿效率。這將基于由本發(fā)明的發(fā)明人進(jìn)行的評(píng)估來加以描述。

本發(fā)明的發(fā)明人在將信息寫入存儲(chǔ)單元之后執(zhí)行讀出操作，并測量當(dāng)時(shí)的讀出電流。圖11和圖12示出了測量結(jié)果。橫軸表示讀出電流，縱軸表示累積頻率分布。首先，圖11示出了在寫入操作時(shí)施加三種類型的電壓作為施加到存儲(chǔ)柵電極的電壓的情形下的測量結(jié)果。

曲線a是在將6.5v施加到存儲(chǔ)柵電極的情形下的測量結(jié)果，作為參照數(shù)據(jù)。曲線b是在將6.0v(6.5v-0.5v)施加到存儲(chǔ)柵電極的情形下的測量結(jié)果。曲線c是在將7.0v(6.5v+0.5v)施加到存儲(chǔ)柵電極的情形下的測量結(jié)果。此外，施加到位線的電壓在任何情況下為0v。

可以理解，當(dāng)施加到存儲(chǔ)柵電極的電壓低于用于參照的電壓時(shí)，讀出電流降低。也就是說，可以理解，如曲線b所示，當(dāng)將6.0v施加到存儲(chǔ)柵電極時(shí)，與曲線a(參照)相比，讀出電流降低。

另一方面，可以理解，即使施加到存儲(chǔ)柵電極的電壓高于用于參照的電壓，讀出電流也很少升高。也就是說，可以理解，如曲線c所示，即使將7.0v施加到存儲(chǔ)柵電極，與曲線a(參照)相比，讀出電流幾乎保持不變(曲線a和曲線c的重疊部分)。

這意味著僅通過增加施加到存儲(chǔ)柵電極的電壓來提高柵絕緣膜的擊穿效率是有限的。本發(fā)明的發(fā)明人認(rèn)為所述測量結(jié)果歸因于如下結(jié)構(gòu)：在位于埋藏式氧化膜box上的硅層中形成存儲(chǔ)晶體管mctr(參見圖2)。

接下來，圖12示出了在當(dāng)寫入操作時(shí)將反電壓施加到位線的情形下的測量結(jié)果。曲線a是在將6.5v施加到存儲(chǔ)柵極電極并且不向位線施加反電壓的情形下的測量結(jié)果，作為參照數(shù)據(jù)。曲線b是在將6.5v施加到存儲(chǔ)柵電極并且將-0.5v作為反電壓施加到位線的情形下的測量結(jié)果。

可以理解，通過將反電壓施加到位線，讀出電流被增大。也就是說，可以理解，如圖b所示，當(dāng)向位線施加-0.5v的反電壓時(shí)，與曲線a(參照)相比，讀出電流增加兩位數(shù)左右，并且超過目標(biāo)讀出電流。

現(xiàn)在，比較存儲(chǔ)柵電極mcge與存儲(chǔ)柵絕緣膜mcgi和p型硅層mcpr之間的交界面間的電位差。在曲線a的情況下，電位差為6.5v(6.5v-0v)。另一方面，在曲線b的情況下，電位差為7.0v(6.5v-(-0.5v))。在曲線a和曲線b的情況下，電位差之間存在0.5v的差異。

因此，為了消除電位差之間的差異(0.5v)，將電位差設(shè)置為與用于參照的電位差(6.5v)相同，并且將反電壓施加到位線以測量讀出電流。曲線c示出其測量結(jié)果。曲線c是在將6.0v施加到存儲(chǔ)柵電極并且將-0.5v作為反電壓施加到位線的情形下的測量結(jié)果。如曲線c所示，確認(rèn)了即使提供了將電位差設(shè)置為與用于參照的電位差(6.5v)相同的條件，通過向位線施加反電壓也增大了讀出電流，并且證明了通過向位線施加反電壓改善了存儲(chǔ)柵絕緣膜的擊穿效率。

接下來，本發(fā)明的發(fā)明人測量了緊接寫入電壓施加之后的寫入電流隨時(shí)間的變化。圖13示出其測量結(jié)果。圖的橫軸表示時(shí)間，縱軸表示流經(jīng)存儲(chǔ)柵絕緣膜的電流的值。曲線a是在不施加反電壓(0v)的情形下的測量結(jié)果，作為參照。曲線b是在施加-0.5v作為反電壓的情形下的測量結(jié)果。曲線c是在施加-1.0v作為反電壓的情形下的測量結(jié)果。曲線d是在施加-2.0v作為反電壓的情形下的測量結(jié)果。此外，施加到存儲(chǔ)柵電極的電壓(vml)在任何情況下為6.5v。

可以理解，在作為參照的曲線a中，在將電壓(vml)施加到存儲(chǔ)柵電極之后，寫入電流隨時(shí)間保持幾乎不變。

可以理解，在曲線b、曲線c和曲線d中，在將電壓(vml)施加到存儲(chǔ)柵電極之后，在大約毫秒級(jí)的時(shí)間期間，流動(dòng)的寫入電流是曲線a情形下的寫入電流的數(shù)倍(二到四倍)。該結(jié)果表明，當(dāng)施加反電壓時(shí)，柵耦合被抑制，并且，大量電流瞬時(shí)流過存儲(chǔ)柵絕緣膜。

增大流過存儲(chǔ)柵絕緣膜的寫入電流(導(dǎo)電量)表明，當(dāng)存儲(chǔ)柵絕緣膜被電介質(zhì)擊穿時(shí)產(chǎn)生的熱空穴容易通過位線。通過增大流過存儲(chǔ)柵絕緣膜的寫入電流，存儲(chǔ)柵絕緣膜的擊穿效率變高。一旦存儲(chǔ)柵絕緣膜被電介質(zhì)擊穿，電介質(zhì)擊穿處則變成電阻器。因此，在進(jìn)行電介質(zhì)擊穿之后，流過存儲(chǔ)柵絕緣膜的寫入電流飽和。

接下來將描述在soi襯底的硅層中形成各存儲(chǔ)單元mc的結(jié)構(gòu)使得通過將反電壓施加到位線bl來獲得期望的效果成為可能的事實(shí)。

圖14的上部附圖示出了作為比較例的結(jié)構(gòu)。圖14的下部附圖示出了根據(jù)實(shí)施方式的結(jié)構(gòu)。雖然為了避免附圖復(fù)雜，在圖14中沒有給出附圖標(biāo)記，但上部附圖對(duì)應(yīng)于從圖5所示的結(jié)構(gòu)中省略了埋藏式氧化膜和硅層的結(jié)構(gòu)。此外，下部附圖對(duì)應(yīng)于圖3所示的結(jié)構(gòu)。

首先，如圖14的上部附圖所示，假定在體區(qū)域(半導(dǎo)體襯底)中行成存儲(chǔ)晶體管mctr和選擇晶體管str的半導(dǎo)體設(shè)備。在比較示例中，將反電壓(負(fù)電壓)施加到位線bl。在這種情況下，在存儲(chǔ)晶體管mctr的源極-漏極區(qū)域mcsd和半導(dǎo)體襯底bsub之間的pn結(jié)中，電子從源極-漏極區(qū)域mcsd流向半導(dǎo)體襯底bsub。所述電子成為泄漏電流。由于這個(gè)原因，難以將反電壓引導(dǎo)至存儲(chǔ)晶體管mctr正下方的半導(dǎo)體襯底bsub的一部分。

另一方面，如圖14的下部附圖(實(shí)施方式)所示，在硅層soi(p型硅層mcpr)中形成存儲(chǔ)晶體管mctr和選擇核心晶體管sctr的半導(dǎo)體器件中，在p型硅層mcpr和半導(dǎo)體襯底bsub之間插入埋藏式氧化物膜box。因此，源極-漏極區(qū)域mcsd和p型硅層mcpr與半導(dǎo)體襯底bsub之間的pn結(jié)被埋藏式氧化膜box電切斷。

因此，即使將反電壓(負(fù)電壓)施加到位線，泄漏電流幾乎不從存儲(chǔ)晶體管mctr流向半導(dǎo)體襯底bsub。結(jié)果，可以通過施加反電壓將存儲(chǔ)柵電極mcge和p型硅層mcpr之間的電位差設(shè)置為期望的電位差?？梢蕴岣叽鎯?chǔ)柵絕緣膜mcgi的擊穿效率。

接下來將描述延伸區(qū)域和存儲(chǔ)柵電極之間的重疊長度與讀出電流之間的關(guān)系。本發(fā)明的發(fā)明人對(duì)于具有相對(duì)短的重疊長度的存儲(chǔ)晶體管和具有相對(duì)長的重疊長度的存儲(chǔ)晶體管在寫入信息之后執(zhí)行讀出操作，并且測量當(dāng)時(shí)的讀出電流。圖15示出測量結(jié)果。

橫軸表示讀出電流，縱軸表示累積頻率分布。曲線a示出了具有相對(duì)長的重疊長度的存儲(chǔ)晶體管的測量結(jié)果，作為參照。曲線b是具有相對(duì)短的重疊長度的存儲(chǔ)晶體管的測量結(jié)果。

如已經(jīng)提到的，通常已知的抑制泄漏電流的有效方法為：使得延伸區(qū)域和柵電極之間的柵重疊長度變短，并且，降低認(rèn)為是一種泄漏源的柵致漏極泄漏電流(gidl)。

然而，產(chǎn)生了以下結(jié)構(gòu)：當(dāng)柵重疊長度短時(shí)，位線bl的電壓通過在存儲(chǔ)柵電極mcge正下方形成的反轉(zhuǎn)層作用于存儲(chǔ)柵電極mcge。因此，容易受到存儲(chǔ)柵電極mcge的柵耦合的影響。柵絕緣膜的擊穿效率降低。結(jié)果，可以理解，從曲線a和曲線b之間的比較可以明顯看出，當(dāng)柵重疊長度相對(duì)較短時(shí)，讀出電流變低。

在根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備中，當(dāng)執(zhí)行寫入操作時(shí)，將反電壓施加到位線。如圖16所示，當(dāng)施加反電壓時(shí)，耗盡層eex從延伸區(qū)域和p型硅層mcpr之間的交界面延伸到p型硅層mcpr。因此，即使當(dāng)存儲(chǔ)柵電極mcge和延伸區(qū)域mcex之間的重疊長度短時(shí)，也可以在電力方面使重疊長度le長。

現(xiàn)在，本發(fā)明的發(fā)明人測量緊接施加寫入電壓之后的寫入電流隨時(shí)間的變化，其中，在物理方面，柵重疊長度相對(duì)長(情況a：參照)和柵重疊長度相對(duì)短(情況b：部分重疊)。圖17示出了它們的測量結(jié)果的圖表。情況a對(duì)應(yīng)于左側(cè)附圖所示的圖表。情況b對(duì)應(yīng)于右側(cè)附圖所示的圖表。橫軸表示時(shí)間，縱軸表示流經(jīng)柵絕緣膜的電流的值。

曲線a是在沒有施加反電壓(0v)的情形下的測量結(jié)果。曲線b是在施加-0.5v作為反電壓的情形下的測量結(jié)果。曲線c是在施加-1.0v作為反電壓的情形下的測量結(jié)果。曲線d是在施加-2.0v作為反電壓的情形下的測量結(jié)果。此外，在任何情況下，施加到存儲(chǔ)柵電極的電壓(vml)為6.5v。

對(duì)于情況a和情況b這兩者，可以理解，在曲線a中，在施加寫入電壓之后，寫入電流隨時(shí)間的推移保持幾乎不變。接著，在情況a中，當(dāng)增大反電壓時(shí)，在施加寫入電壓之后，數(shù)倍于(二到四倍)曲線a中的寫入電流的寫入電流流動(dòng)持續(xù)大約毫秒級(jí)的時(shí)間。在寫入電流流動(dòng)并且柵絕緣膜被電介質(zhì)擊穿之后，寫入電流就飽和了(曲線b至曲線d)。

另一方面，可以理解，在情況b中，當(dāng)反電壓增大時(shí)，與情況a相比，寫入電流的值較低，但在施加寫入電壓之后，寫入電流流動(dòng)持續(xù)大約毫秒級(jí)的時(shí)間?？梢岳斫猓趯懭腚娏髁鲃?dòng)并且柵絕緣膜被電介質(zhì)擊穿之后，寫入電流就飽和了(曲線b至曲線d)。

也就是說，可以理解，在情況b下，寫入電流隨時(shí)間的變化表現(xiàn)出與在情況a下寫入電流隨時(shí)間的變化相似的趨勢。這意味著，即使當(dāng)重疊長度短(部分重疊)時(shí)，也可通過提高反電壓來使耗盡層電力地延伸，以確保重疊長度。

因此，在根據(jù)實(shí)施方式1的半導(dǎo)體設(shè)備afm中，可以通過將反電壓施加到位線bl來提高存儲(chǔ)柵絕緣膜mcgi的擊穿效率。結(jié)果，可以增大讀出電流并提高讀出信息的精度。

(制造方法)

接下來將描述用于制造上述半導(dǎo)體設(shè)備的方法的一個(gè)示例。首先，提供soi襯底sub，其中，在半導(dǎo)體襯底bsub上方形成有硅層soi，在半導(dǎo)體襯底bsub和硅層soi之間插入有埋藏式氧化物膜box(參見圖18)。接下來，如圖18所示，在soi襯底sub中的預(yù)定區(qū)域中形成淺溝槽隔離絕緣膜sti。

通過淺溝槽隔離絕緣膜sti限定存儲(chǔ)單元區(qū)域mcr和外圍電路區(qū)域phr。此外，在外圍電路區(qū)域phr中，進(jìn)一步限定選擇體晶體管區(qū)域sbr、p型核心晶體管區(qū)域pcr和n型核心晶體管區(qū)域ncr。接著，在硅層soi的表面形成墊(pad)氧化膜pif。

接下來，依次執(zhí)行預(yù)定的照相制版處理和離子注入處理。因此，如圖19所示，在存儲(chǔ)單元區(qū)域mcr中形成p型阱spw。在選擇體晶體管區(qū)域sbr中形成p型阱bpw。在p型核心晶體管區(qū)域pcr中形成n型阱snw。在n型核心晶體管區(qū)域ncr中形成p型阱spw。

接下來，執(zhí)行預(yù)定的照相制版處理和刻蝕處理，從而移除位于選擇體晶體管區(qū)域sbr中的墊氧化膜pif和硅層soi，如圖20所示。接下來，執(zhí)行預(yù)定的照相制版處理和注入處理，從而，如圖21所示，在位于選擇體晶體管區(qū)域sbr中的p型阱bpw中形成高濃度阱hdw。

接下來，如圖22所示，執(zhí)行預(yù)定的刻蝕處理，從而去除存儲(chǔ)單元區(qū)域mcr、p型核心晶體管區(qū)域pcr和n型核晶體管區(qū)域ncr中的每一個(gè)中的墊氧化膜pif。去除選擇體晶體管區(qū)域的埋藏式氧化物膜box。

接下來，如圖23所示，執(zhí)行熱氧化處理，從而在暴露的硅層soi的表面和半導(dǎo)體襯底bsub的表面處形成氧化硅膜sof。然后，如圖24所示，通過cvd(chemicalvapordeposition，化學(xué)氣相沉積)方法形成多晶硅膜pf以覆蓋氧化硅膜sof。多晶硅膜pf的導(dǎo)電類型設(shè)定為p型。

接下來，形成將作為硬掩膜的氮化硅膜(未示出)以覆蓋多晶硅膜pf。然后，執(zhí)行預(yù)定的照相制版處理和刻蝕處理，從而形成用于圖案化形成柵電極的抗蝕圖案(未示出)。接下來，通過將抗蝕圖案作為刻蝕掩膜對(duì)氮化硅膜進(jìn)行刻蝕處理，從而形成與用于柵電極的圖案對(duì)應(yīng)的硬掩膜hm(參見圖25)。此外，通過將抗蝕圖案和硬掩膜作為刻蝕掩膜對(duì)多晶硅膜pf等進(jìn)行刻蝕處理。然后，去除抗蝕圖案。

因此，如圖25所示，在存儲(chǔ)單元區(qū)域mcr中形成存儲(chǔ)柵電極mcge和選擇核心柵電極scge。存儲(chǔ)柵電極mcge在硅層soi上形成，在存儲(chǔ)柵電極mcge和硅層soi之間插入存儲(chǔ)柵絕緣膜mcgi。選擇核心柵電極scge在硅層soi上形成，在選擇核心柵電極scge和硅層soi之間插入選擇核心柵絕緣膜scgi。在選擇體晶體管區(qū)域sbr中形成柵電極sbge。柵電極sbge在半導(dǎo)體襯底bsub上方形成，在柵電極sbge和半導(dǎo)體襯底bsub之間插入有柵絕緣膜sbgi。在p型核心晶體管區(qū)域pcr中形成柵電極pge。在n型核心晶體管區(qū)域ncr中形成柵電極nge。

接下來，在存儲(chǔ)柵電極mcge、選擇核心柵電極scge和柵電極sbge等的側(cè)面上分別形成偏移間隔膜(offsetspacerfilm)oss(參見圖26)。然后，如圖26所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露選擇體晶體管區(qū)域sbr并覆蓋其它區(qū)域的抗蝕圖案pr1。接下來，通過將抗蝕圖案pr1作為注入掩膜，注入n型雜質(zhì)，從而形成延伸區(qū)域sbex。然后，去除抗蝕圖案pr1。

接下來，例如，形成氮化硅膜(未示出)以覆蓋偏移間隔膜oss。然后，去除覆蓋選擇體晶體管區(qū)域sbr的氮化硅膜的一部分。接下來，形成覆蓋選擇體晶體管區(qū)域sbr的抗蝕圖案pr2(參見圖27)。

接著，通過將抗蝕圖案pr2作為刻蝕掩膜，對(duì)露出的氮化硅膜進(jìn)行各向異性刻蝕處理。因此，如圖27所示，形成側(cè)壁絕緣膜sw1，以覆蓋位于存儲(chǔ)柵電極mcge、選擇核心柵電極scge、以及柵電極pge和nge的側(cè)面的偏移間隔膜oss。之后，去除抗蝕圖案pr2。

接下來，通過外延生長方法在硅層soi的表面處形成升高的外延層(升高部分(沒有附圖標(biāo)記))(參見圖28)。然后，形成氧化硅膜cof以便覆蓋升高的外延層的表面。接下來，如圖28所示，執(zhí)行預(yù)定的照相制版處理，從而形成覆蓋選擇體晶體管區(qū)域sbr并暴露其它區(qū)域的抗蝕圖案pr3。

接著，如圖29所示，使用抗蝕圖案pr3作為刻蝕掩膜，進(jìn)行濕蝕刻處理，從而去除側(cè)壁絕緣膜sw1。在去除抗蝕圖案pr3之后，進(jìn)一步去除硬掩膜hm。

接著，形成氮化硅膜(未示出)以覆蓋柵電極sbge等。然后，形成覆蓋選擇體晶體管區(qū)域sbr并暴露其他區(qū)域的抗蝕圖案(未示出)。接下來，利用抗蝕圖案作為刻蝕掩膜進(jìn)行濕蝕刻處理，從而去除位于選擇體晶體管區(qū)域sbr以外的區(qū)域中的氮化硅膜。然后，形成暴露選擇體晶體管區(qū)域sbr和覆蓋其它區(qū)域的抗蝕圖案pr4(參見圖30)。

接下來，如圖30所示，利用抗蝕圖案pr4作為刻蝕掩膜，對(duì)氮化硅膜進(jìn)行各向異性刻蝕，從而形成側(cè)壁絕緣膜sw2，以覆蓋位于柵電極sbge的側(cè)面的偏移間隔膜oss。然后，去除抗蝕圖案pr4。

接下來，如圖31所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露存儲(chǔ)單元區(qū)域mcr和n型核心晶體管區(qū)域ncr并覆蓋p型核晶體管區(qū)域pcr和選擇體晶體管區(qū)域sbr的抗蝕圖案pr5。然后，利用抗蝕圖案pr5作為注入掩膜，注入n型雜質(zhì)，從而在存儲(chǔ)單元區(qū)域mcr中形成延伸區(qū)域mcex和延伸區(qū)域scex。在n型核心晶體管區(qū)域ncr中形成延伸區(qū)域nex。之后，去除抗蝕圖案pr5。

接下來，如圖32所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露p型核心晶體管區(qū)域pcr并覆蓋其他區(qū)域的抗蝕圖案pr6。然后，利用抗蝕圖案pr6作為注入掩膜注入p型雜質(zhì)，從而在p型核心晶體管區(qū)域pcr中形成延伸區(qū)域pex。然后，去除抗蝕圖案pr6。

接下來，例如，形成氮化硅膜(未示出)以覆蓋存儲(chǔ)柵電極mcge等。然后，執(zhí)行預(yù)定的照相制版處理和刻蝕處理，從而去除位于選擇體晶體管區(qū)域sbr中的氮化硅膜。接下來，執(zhí)行預(yù)定的照相制版處理，從而形成覆蓋選擇體晶體管區(qū)域sbr并暴露其他區(qū)域的抗蝕圖案pr7(參見圖33)。然后，對(duì)暴露的氮化硅膜進(jìn)行各向異性刻蝕處理，從而形成側(cè)壁絕緣膜sw3，以便覆蓋位于存儲(chǔ)柵電極mcge等的側(cè)面的偏移間隔膜oss，如圖33所示。然后，去除抗蝕圖案pr7。

接下來，如圖34所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露p型核心晶體管區(qū)域pcr并覆蓋其他區(qū)域的抗蝕圖案pr8。然后，利用抗蝕圖案pr8作為注入掩膜注入p型雜質(zhì)，從而形成源極-漏極psd。然后，去除抗蝕圖案pr8。

接下來，如圖35所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露選擇體晶體管區(qū)域sbr并覆蓋其他區(qū)域的抗蝕圖案pr9。然后，利用抗蝕圖案pr9作為注入掩膜，注入n型雜質(zhì)，從而形成源極-漏極sbsd。然后，去除抗蝕圖案pr9。

接下來，如圖36所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露存儲(chǔ)單元區(qū)域mcr和n型核心晶體管區(qū)域ncr并覆蓋p型核心晶體管區(qū)域pcr和選擇體晶體管區(qū)域sbr的抗蝕圖案pr10。然后，利用抗蝕圖案pr10作為注入掩膜，注入n型雜質(zhì)，從而在存儲(chǔ)單元區(qū)域mcr中形成源極-漏極區(qū)域mcsd和源極-漏極區(qū)域scsd。在n型核心晶體管區(qū)ncr中形成源極-漏極區(qū)nsd。然后，去除抗蝕圖案pr10。

因此，在存儲(chǔ)單元區(qū)域mcr中形成存儲(chǔ)晶體管mctr和選擇核心晶體管sctr。在選擇體晶體管區(qū)域sbr中形成選擇體晶體管sbtr。在p型核心晶體管區(qū)域pcr中形成p溝道型核心晶體管pctr。在n型核心晶體管區(qū)ncr中形成n溝道型核心晶體管nctr。

接下來，如圖37所示，通過例如cvd方法形成諸如氧化硅膜的層間絕緣膜ilf，以覆蓋存儲(chǔ)晶體管mctr等。然后，形成接觸孔栓sccp等(參見圖2)以貫穿層間絕緣膜ilf。此外，形成包括多個(gè)配線層和使配線層之間絕緣的層間絕緣膜的多層配線結(jié)構(gòu)，完成了圖2所示的半導(dǎo)體設(shè)備的主要部分。

如上所述，在配置有完整的反熔絲存儲(chǔ)單元的半導(dǎo)體設(shè)備中，在執(zhí)行寫入操作時(shí)，將反電壓施加到位線，以便能夠提高存儲(chǔ)晶體管mctr的存儲(chǔ)柵絕緣膜mcgi的擊穿效率。結(jié)果，增大了讀出操作的讀出電流，以提高讀出精度。

實(shí)施方式2

這里將描述配置有反熔絲存儲(chǔ)單元的半導(dǎo)體設(shè)備，其除了提高擊穿效率之外，還減少了讀出電流的變化。

(存儲(chǔ)單元的結(jié)構(gòu)等)

如圖38所示，在半導(dǎo)體設(shè)備afm中，在位于存儲(chǔ)晶體管mctr的存儲(chǔ)柵電極mcge正下方的硅層中形成n型雜質(zhì)區(qū)域mcnr。順便提一下，由于除了上述以外在構(gòu)造方面本半導(dǎo)體設(shè)備類似于圖2所示的半導(dǎo)體設(shè)備，因此，對(duì)相同的部件分別附上相同的附圖標(biāo)記，并且除非另有要求，否則不再對(duì)其重復(fù)描述。

(半導(dǎo)體設(shè)備的操作)

接下來將描述配置有上述存儲(chǔ)單元mc的半導(dǎo)體設(shè)備afm的操作。由于其操作條件與在實(shí)施方式1中所描述的圖4所示的條件相同，因此將簡單地進(jìn)行描述。

(寫入操作)

如圖4和圖39所示，當(dāng)信息被寫入四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca時(shí)，將約為6.5v左右的電壓施加到字線wl1。將約為3.0v左右的電壓施加到核心柵配線cgw1。將-0.5v左右的電壓作為反電壓施加到位線bl1。將約為1.5v左右的電壓施加到體柵配線bgw。

將0v的電壓施加到字線wl2。將0v的電壓被施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。將0v的電壓施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。

在選定的存儲(chǔ)單元mca中，存儲(chǔ)柵絕緣膜mcgi(交界面)和存儲(chǔ)柵電極mcge之間的電位差變?yōu)槠谕碾娢徊睿⑶掖鎯?chǔ)柵絕緣膜mcgi被電介質(zhì)擊穿，以執(zhí)行信息的寫入。

(讀出操作)

如圖4所示，當(dāng)讀出四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca的信息(其中存儲(chǔ)單元mca中的信息是通過所述寫入操作寫入的)時(shí)，向字線wl1施加約為1.0v左右的電壓。向核心柵配線cgw1施加約為1.0v左右的電壓。向位線bl1施加0v的電壓。向體柵配線bgw施加約為3.3v左右的電壓。

將0v的電壓施加到字線wl2。將0v的電壓施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。將0v的電壓施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。

在存儲(chǔ)單元mca中，實(shí)質(zhì)的讀出電流從存儲(chǔ)柵電極mcge通過所述電阻器、選擇體晶體管sbtr和選擇核心晶體管sctr流向位線bl1。根據(jù)寫入之后的讀出電流與基于寫入前的fn隧道電流的讀出電流的比讀出信息(“0”或“1”)。按照如上所述的方式，對(duì)上述半導(dǎo)體設(shè)備afm進(jìn)行操作。

(技術(shù)效果等)

在上述半導(dǎo)體設(shè)備afm中，n型雜質(zhì)區(qū)mcnr形成在位于存儲(chǔ)柵電極mcge正下方的硅層中。也就是說，提供了n型雜質(zhì)區(qū)域mcnr與存儲(chǔ)柵電極mcge物理上完全重疊的配置結(jié)構(gòu)，其中，存儲(chǔ)柵電極mcge與延伸區(qū)域mcex的導(dǎo)電類型相同。因此，如實(shí)施方式1所述，抑制了所述柵耦合，從而能夠提高存儲(chǔ)柵絕緣膜mcgi的擊穿效率并增大讀出電流。

此外，由于上述半導(dǎo)體設(shè)備適于具有如下的配置結(jié)構(gòu)：n型雜質(zhì)區(qū)mcnr和存儲(chǔ)柵電極mcge物理上完全重疊，因此，可以抑制讀出電流的變化。以下將對(duì)此進(jìn)行描述。

實(shí)施方式1已經(jīng)描述了：存儲(chǔ)晶體管mctr中的存儲(chǔ)柵絕緣膜mcgi的電介質(zhì)擊穿是局部的。本發(fā)明的發(fā)明人已經(jīng)評(píng)估了柵絕緣膜的電介質(zhì)擊穿和寄生mos晶體管之間的關(guān)系。圖40和圖41示出了其評(píng)估結(jié)果。圖40和圖41是示出讀出操作時(shí)的讀出電流和在執(zhí)行寫入操作之后施加到字線的電壓之間的關(guān)系的曲線圖。橫軸表示施加到字線的電壓?？v軸表示讀出電流。順便提及，縱軸在圖40中顯示為對(duì)數(shù)，在圖41中顯示為線性。

曲線a是在柵絕緣膜被完全電介質(zhì)擊穿或柵絕緣膜中的擊穿處最接近延伸區(qū)域mcex等的情況(最佳)下的測量結(jié)果。曲線b是在柵絕緣膜未被完全電介質(zhì)擊穿或柵絕緣膜中的擊穿處稍微離開延伸區(qū)域mcex等的情況(典型)下的測量結(jié)果。曲線c是在柵絕緣膜未被完全絕緣破壞或者柵絕緣膜中的擊穿處離延伸區(qū)域mcex最遠(yuǎn)等(最差)的情況下的測量結(jié)果。此外，實(shí)線表示在25℃的溫度下進(jìn)行測量的測量結(jié)果。虛線表示在125℃的溫度下進(jìn)行測量的測量結(jié)果。

可以理解，在曲線a中，隨著施加到字線的電壓變高，讀出電流線性增大。這種趨勢意味著電介質(zhì)擊穿的擊穿處起到電阻器的作用。

在曲線b中，雖然讀出電流隨著施加到字線的電壓變高而增大，但相比于曲線a的情形，讀出電流的曲線上升的字線電壓更高。并且，讀出電流不是線性增加，而是緩慢增加。在曲線c中，相比于曲線b的情形，讀出電流的曲線上升的字線電壓更高。并且，讀出電流不是線性增加，而是相對(duì)于曲線b的情形更緩慢地增加。這些趨勢意味著在柵絕緣膜中殘留的絕緣膜功能。

此外，通常地，在mos晶體管中，隨著溫度地升高，反轉(zhuǎn)層(溝道)易于形成在柵電極的正下方。因此，125℃溫度下的閾值電壓低于25℃溫度下的閾值電壓。與25℃溫度下的讀出電流相比，125℃溫度下的讀出電流在施加至字線的電壓較低的電壓下開始流動(dòng)。這可以從以下事實(shí)中理解：在曲線a至曲線c的每一個(gè)中，由虛線(125℃)指示的曲線位于由實(shí)線(25℃)指示的曲線的上方。

此外，隨著施加到字線的電壓增加，在柵電極正下方形成強(qiáng)反轉(zhuǎn)區(qū)域。在這種狀態(tài)下，隨著溫度地升高，由于散射效應(yīng)，載流子變得難以流動(dòng)。因此，125℃下的讀出電流變得低于25℃下的讀出電流。也就是說，讀出電流之間的大小關(guān)系被切換。圖40和圖41中所示的交叉點(diǎn)表示讀出電流的大小關(guān)系被切換時(shí)的電壓。這種交叉點(diǎn)的存在意味著進(jìn)行寫入的存儲(chǔ)晶體管除了電介質(zhì)擊穿電阻器之外還具有寄生mos晶體管。

如實(shí)施方式1所述，寄生mos晶體管存在于所述電阻器和延伸區(qū)域之間(參見圖9和圖10)。因此，根據(jù)存儲(chǔ)柵絕緣膜中的擊穿處的位置，通過寄生mos晶體管，反轉(zhuǎn)層的電阻值發(fā)生變化。由于在平面型mos晶體管中柵絕緣膜的擊穿處是隨機(jī)的，因此難以控制讀出電流的變化。

在上述半導(dǎo)體設(shè)備中，n型雜質(zhì)區(qū)域mcnr形成在位于n溝道型存儲(chǔ)柵電極mcge正下方的硅層中。因此，可以通過寄生mos晶體管使電阻值低于反轉(zhuǎn)層的反轉(zhuǎn)層電阻的電阻值。也就是說，即使在存儲(chǔ)柵絕緣膜mcgi中隨機(jī)地形成擊穿處，但也可以抑制從擊穿處到延伸區(qū)域mcex的電阻值的變化。結(jié)果，可以抑制讀出電流的變化，并且可以提高讀出精度。

(制造方法的第一示例)

接下來將描述用于制造上述半導(dǎo)體設(shè)備的方法的第一示例。首先，如圖42所示，通過類似于圖18至圖24所示的處理形成多晶硅膜pf，以覆蓋氧化硅膜sof。接著，如圖43所示，執(zhí)行預(yù)定的照相制版處理，從而形成抗蝕圖案pr11，其中，抗蝕圖案pr11暴露形成有存儲(chǔ)柵電極mcge(參考圖38)的區(qū)域并覆蓋其他區(qū)域。

接下來，參見圖44，利用抗蝕圖案pr11作為注入掩膜，注入n型雜質(zhì)，從而在硅層中形成n型雜質(zhì)區(qū)域mcnr。之后，去除抗蝕圖案pr11。接下來，如圖45所示，通過類似于圖25至圖31所示的處理，在存儲(chǔ)單元區(qū)域mcr中形成延伸區(qū)域mcex和scex。在n型核心晶體管區(qū)域ncr中形成延伸區(qū)域nex。之后，通過類似于圖32至圖37所示的處理等，完成圖38所示的半導(dǎo)體設(shè)備的主要部分。

在上述制造方法中，有考慮在形成n型雜質(zhì)區(qū)域mcnr之后，通過熱處理對(duì)注入到n型雜質(zhì)區(qū)域mcnr的雜質(zhì)進(jìn)行熱擴(kuò)散。因此，假設(shè)經(jīng)熱擴(kuò)散的雜質(zhì)影響位于存儲(chǔ)晶體管mctr旁邊的選擇核心晶體管sctr。為了避免這種情況，需要充分確保存儲(chǔ)晶體管mctr和選擇核晶體管sctr之間的間隔(存儲(chǔ)柵電極mcge和選擇核心柵電極scge之間的間距)。

(制造方法的第二示例)

接下來將描述用于制造上述半導(dǎo)體設(shè)備的方法的第二示例。首先，如圖46所示，通過類似于圖18至圖25所示的處理，形成存儲(chǔ)柵電極mcge等。之后，在存儲(chǔ)柵電極mcge等的每一個(gè)側(cè)面處形成偏移間隔膜oss(參見圖47)。接下來，如圖47所示，執(zhí)行預(yù)定的照相制版處理，從而形成暴露形成存儲(chǔ)柵電極mcge的區(qū)域和選擇體晶體管區(qū)域sbr并覆蓋其他區(qū)域的抗蝕圖案pr12。

接下來，如圖48所示，利用抗蝕圖案pr12作為注入掩膜，注入n型雜質(zhì)，從而在選擇體晶體管區(qū)sbr中形成延伸區(qū)sbex。此時(shí)，甚至在存儲(chǔ)單元區(qū)域mcr中也注入(傾斜注入)了n型雜質(zhì)。

這里，在選擇體晶體管區(qū)sbr中形成耐受電壓高于核心晶體管的i/o晶體管(選擇體晶體管sbtr)。甚至在存儲(chǔ)單元區(qū)域mcr中注入了用于形成高耐受電壓i/o晶體管的n型雜質(zhì)，以在存儲(chǔ)單元區(qū)域mcr中形成穿通狀態(tài)。因此，以類似于第一示例的方式，第二示例成為等同于如下狀態(tài)：在位于存儲(chǔ)柵電極mcge正下方的硅層中形成n型雜質(zhì)區(qū)域mcnr。然后，去除抗蝕圖案pr12。

接著，如圖49所示，通過類似于圖27至圖31所示的處理，在存儲(chǔ)單元區(qū)域mcr中形成延伸區(qū)域mcex和scex。在n型核心晶體管區(qū)域ncr中形成延伸區(qū)域nex。此后，如圖50所示，通過類似于圖32至圖37所示的處理等，完成半導(dǎo)體設(shè)備的主要部分。

在上述制造方法中，與第一示例的情況類似，需要充分地確保存儲(chǔ)晶體管mctr與選擇核心晶體管sctr之間的間隔(存儲(chǔ)柵極電極mcge和選擇核心柵電極scge之間的間距)，以避免在形成n型雜質(zhì)區(qū)域mcnr之后，通過熱處理的n型雜質(zhì)擴(kuò)散所產(chǎn)生的影響。

此外，為了防止諸如選擇核心晶體管sctr的核心晶體管變?yōu)榇┩顟B(tài)，需要在形成選擇核心晶體管sctr等的區(qū)域中分別提供形成抗蝕圖案pr12的處理，以防止注入雜質(zhì)(參見圖47)。

實(shí)施方式3

現(xiàn)在將描述配置有反熔絲存儲(chǔ)單元的半導(dǎo)體設(shè)備，其除了提高擊穿效率之外，還能夠提高選擇核心晶體管的耐受電壓。

(存儲(chǔ)單元的結(jié)構(gòu)等)

如圖51所示，在半導(dǎo)體設(shè)備afm中，形成導(dǎo)電類型為p型的選擇核心柵電極scge作為n溝道型選擇核心晶體管sctr的選擇核心柵電極scge。順便提及，由于本半導(dǎo)體設(shè)備除了上述以外在構(gòu)造方面類似于圖2所示的半導(dǎo)體設(shè)備，因此，對(duì)相同的部件分別附上相同的附圖標(biāo)記，并且除非另有要求，否則不再對(duì)其重復(fù)描述。

(半導(dǎo)體設(shè)備的操作)

接下來將描述配置有上述存儲(chǔ)單元mc的半導(dǎo)體設(shè)備afm的操作。由于其操作條件與圖4所示的條件相同，因此將簡單地進(jìn)行說明。

(寫入操作)

如圖4和圖52所示，當(dāng)信息寫入四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca時(shí)，將約為6.5v左右的電壓施加到字線wl1。將約為3.0v左右的電壓施加到核心柵配線cgw1。將-0.5v的電壓施加到位線bl1作為反電壓。將約為1.5v左右的電壓施加到體柵配線bgw。

將0v的電壓施加到字線wl2。將0v的電壓施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。將0v的電壓施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。

在選定的存儲(chǔ)單元mca中，存儲(chǔ)柵絕緣膜mcgi(交界面)和存儲(chǔ)柵電極mcge之間的電位差成為期望的電位差，并且存儲(chǔ)柵絕緣膜mcgi被電介質(zhì)擊穿以執(zhí)行信息的寫入。

(讀出操作)

如圖4所示，當(dāng)讀出四個(gè)存儲(chǔ)單元mc中的存儲(chǔ)單元mca的信息(其中存儲(chǔ)單元mca中的信息是通過所述寫入操作寫入的)時(shí)，向字線wl1施加約為1.0v左右的電壓。向核心柵配線cgw1施加約為1.0v左右的電壓。向位線bl1施加0v的電壓。向體柵配線bgw施加約為3.3v左右的電壓。

將0v的電壓施加到字線wl2。將0v的電壓施加到核心柵配線cgw2。將0v的電壓施加到位線bl2。將0v的電壓施加到存儲(chǔ)單元區(qū)域mcr的p型阱spw和選擇體晶體管區(qū)域sbr的p型阱bpw。

在存儲(chǔ)單元mca中，實(shí)質(zhì)的讀出電流從存儲(chǔ)柵電極mcge通過所述電阻器、選擇體晶體管sbtr和選擇核心晶體管sctr流向位線bl1。根據(jù)寫入之后的讀出電流與基于寫入前的fn隧道電流的讀出電流的比讀出信息(“0”或“1”)。按照如上所述的方式，對(duì)上述半導(dǎo)體設(shè)備afm進(jìn)行操作。

(技術(shù)效果等)

在上述半導(dǎo)體設(shè)備afm中，n溝道型選擇核心晶體管sctr的選擇核心柵電極scge的導(dǎo)電類型被設(shè)置為p型。因此，可以提高選擇核心晶體管sctr的耐受電壓。下面將進(jìn)行描述。

如實(shí)施方式1中所述，通過將反電壓施加到位線，使得存儲(chǔ)柵電極mcge和存儲(chǔ)柵絕緣膜mcgi(p型硅層mcpr)之間的電位差為期望的電位差(電位差a)。因此，可以提高存儲(chǔ)柵絕緣膜mcgi的擊穿效率。

當(dāng)將反電壓施加到位線時(shí)，反電壓甚至影響位于存儲(chǔ)晶體管mctr旁邊的選擇核心晶體管sctr。也就是說，選擇核心柵電極scge和選擇核心柵絕緣膜scgi(p型硅層scpr)之間的電位差也達(dá)到電位差b，在該電位差下，對(duì)施加到選擇核心柵電極scge的電壓加上所述反電壓(絕對(duì)值)。

現(xiàn)在假設(shè)，如圖53所示，在寫入操作時(shí)，施加到存儲(chǔ)柵電極mcge的電壓是vwp，施加到選擇核心柵電極scge的電壓是vwr，并且反電壓是vbl。存儲(chǔ)晶體管mctr被設(shè)置下述條件下：在寫入操作時(shí)，電位差a(vwp-vbl)高于存儲(chǔ)柵絕緣膜mcgi的擊穿電壓。另一方面，選擇核心晶體管sctr被設(shè)置在下述條件下：電位差b(vwr-vbl)低于選擇核心柵絕緣膜scgi的擊穿電壓，或者，其操作時(shí)間充分長于存儲(chǔ)柵絕緣膜scgi的tddb(timedependentdielectricbreakdown，時(shí)間相關(guān)的電介質(zhì)擊穿)壽命。

此外，在寫入信息之后，存儲(chǔ)晶體管mctr成為選擇核心晶體管sctr中的電阻器。因此，要求下述條件：施加到存儲(chǔ)柵電極mcge的電壓和施加到選擇核心柵電極scge的電壓之間的電位差c(vwp-vwr)低于選擇核心柵絕緣膜scgi的擊穿電壓，或者，操作時(shí)間充分長于存儲(chǔ)柵絕緣膜mcgi的tddb壽命。

基于以上條件可知，分別施加到存儲(chǔ)柵電極mcge、選擇核心柵電極scge和位線的電壓的上限，通過選擇核心柵電極絕緣膜scgi的擊穿電壓或tddb壽命進(jìn)行速率控制(rate-controlled)。這意味著為了提高存儲(chǔ)柵絕緣膜的擊穿效率的目的，需要提高選擇核心柵絕緣膜scgi的耐受電壓，以便施加更高的電壓(絕對(duì)值)作為反電壓。

因此，本發(fā)明的發(fā)明人已嘗試將n溝道型選擇核心晶體管sctr的選擇核心柵電極scge的導(dǎo)電類型從n型設(shè)定為p型，以便增加選擇核心柵絕緣膜scgi的耐受電壓，從而調(diào)整功函數(shù)以提高閾值電壓。測量了選擇核心晶體管sctr的c-v波形，確認(rèn)功函數(shù)已被調(diào)整。圖54示出了其測量結(jié)果。曲線a表示在選擇核心柵電極的導(dǎo)電類型是n⁺型的情形下的c-v波形。曲線b表示在選擇核心柵電極的導(dǎo)電類型是p型(p⁺型)的情形下的c-v波形。橫軸為施加到選擇核心柵電極scge的柵電壓?？v軸為柵電容。

可以理解，如圖54所示，在曲線b中，柵電壓偏移到相對(duì)于曲線a的高側(cè)。就硅而言，在價(jià)帶和導(dǎo)帶之間存在1.1ev的能量勢壘。其中，選擇核心柵電極的導(dǎo)電類型和形成有溝道的硅層的導(dǎo)電類型是相同導(dǎo)電類型(p型)的曲線b相對(duì)曲線a偏移的量對(duì)應(yīng)于硅的能量勢壘。

根據(jù)該偏移量估計(jì)出：在選擇核心柵電極的導(dǎo)電類型為p型(p⁺型)的情形下的閾值電壓比在選擇核心柵電極的導(dǎo)電類型為n型(n⁺型)的情形下的閾值電壓高約1v左右。

換句話說，如果將選擇核心柵電極的導(dǎo)電類型從n型(n⁺型)變換為p型(p⁺型)，而不將比n型(n⁺型)的情況下高的電壓施加到選擇核心柵電極scge，那么選擇核心晶體管sctr不能導(dǎo)通。

這意味著，由于閾值電壓的增加，選擇核心柵絕緣膜scgi的耐受電壓升高，并且tddb壽命變長。也就是說，這意味著可以通過閾值電壓的增加來提高反電壓。通過提高反電壓，可以將存儲(chǔ)柵電極mcge和存儲(chǔ)柵絕緣膜mcgi(交界面)之間的電位差能夠被設(shè)置得更高。因此，可以提高存儲(chǔ)柵絕緣膜mcgi的擊穿效率，并且可以改善信息的讀出精度。

(制造方法)

接下來將描述用于制造上述半導(dǎo)體設(shè)備的方法的一個(gè)示例。首先，如圖55所示，通過類似于圖18至圖24所示的處理形成多晶硅膜pf，以覆蓋氧化硅膜sof。這里，假設(shè)多晶硅膜pf的導(dǎo)電類型是p型。

接下來，如圖56所示，通過類似于圖25所示的處理，在存儲(chǔ)單元區(qū)域mcr中形成選擇核心柵電極scge等。然后，如圖57所示，通過類似于圖26所示的處理，在選擇體晶體管區(qū)域sbr中形成延伸區(qū)域sbex。

接下來，如圖58所示，通過類似于圖27所示的處理，形成側(cè)壁絕緣膜sw1。然后，如圖59所示，通過類似于圖28所示的處理，在硅層soi的表面形成升高的外延層，并且，形成氧化硅膜cof以覆蓋升高的外延層。

接下來，如圖60所示，執(zhí)行預(yù)定的照相制版處理，從而形成抗蝕圖案pr13，其暴露形成有選擇核心晶體管的一對(duì)源極-漏極區(qū)域中的一個(gè)的硅層(包括升高部分)的區(qū)域并覆蓋其他區(qū)域。然后，利用抗蝕圖案pr13和硬掩膜hm作為注入掩膜注入n型雜質(zhì)，從而形成一個(gè)源極-漏極區(qū)域scsd。

此時(shí)，由于選擇核心柵電極scge的上表面被硬掩膜hm覆蓋，所以沒有n型雜質(zhì)被引入到選擇核心柵電極scge中。因此，選擇核心柵電極scge的導(dǎo)電類型保持為p型。然后，去除抗蝕圖案pr13。

接下來，如圖61所示，通過類似于圖29所示的處理，去除側(cè)壁絕緣膜sw1和硬掩膜hm。然后，如圖62所示，通過類似于圖30所示的處理，在選擇體晶體管的柵電極sbge處形成側(cè)壁絕緣膜sw2。

接下來，如圖63所示，通過類似于圖31所示的處理，形成抗蝕圖案pr5。然后，利用抗蝕圖案pr5作為注入掩膜注入n型雜質(zhì)，從而在存儲(chǔ)單元區(qū)域mcr中形成延伸區(qū)域mcex和延伸區(qū)域scex。在n型核心晶體管區(qū)域ncr中形成延伸區(qū)域nex。

盡管此時(shí)將n型雜質(zhì)注入到選擇核心柵電極scge中，但是其雜質(zhì)濃度低于形成源極-漏極區(qū)域時(shí)的雜質(zhì)濃度。因此，選擇核心柵電極scge的凈導(dǎo)電類型保持為p型。之后，去除抗蝕圖案pr5。

接下來，如圖64所示，通過類似于圖32所示的處理，形成抗蝕圖案pr6。然后，利用抗蝕圖案pr6作為注入掩膜注入p型雜質(zhì)，從而在p型核心晶體管區(qū)域pcr中形成延伸區(qū)域pex。然后，去除抗蝕圖案pr6。

接下來，如圖65所示，通過類似于圖33所示的處理，形成側(cè)壁絕緣膜sw3。然后，如圖66所示，通過類似于圖34所示的處理，形成抗蝕圖案pr8。接下來，利用抗蝕圖案pr8作為注入掩膜注入p型雜質(zhì)，從而形成源極-漏極psd。此后，去除抗蝕圖案pr8。

接下來，如圖67所示，通過類似于圖35所示的處理，形成抗蝕圖案pr9。然后，利用抗蝕圖案pr9作為注入掩膜注入n型雜質(zhì)，從而形成源極-漏極區(qū)域sbsd。之后，去除抗蝕圖案pr9。

接下來，執(zhí)行預(yù)定的照相制版處理，從而形成抗蝕圖案pr14，該抗蝕圖案pr14暴露形成選擇核心晶體管的另一個(gè)源極-漏極區(qū)域和存儲(chǔ)晶體管的源極-漏極區(qū)域的硅層的區(qū)域，以及n型核心晶體管區(qū)域ncr，并且覆蓋p型核心晶體管區(qū)域pcr和選擇體晶體管區(qū)域sbr。

接著，利用抗蝕圖案pr14作為注入掩膜注入n型雜質(zhì)，從而在存儲(chǔ)單元區(qū)域mcr中形成源極-漏極區(qū)域mcsd和另一個(gè)源極-漏極區(qū)域scsd。在n型核心晶體管區(qū)域ncr中形成源極-漏極區(qū)域nsd。

此時(shí)，由于選擇核心柵電極scge被抗蝕圖案pr14覆蓋，所以沒有n型雜質(zhì)被引入到選擇核心柵電極scge中。因此，選擇核心柵電極scge的導(dǎo)電類型保持為p型。之后，去除抗蝕圖案pr14。

接下來，如圖69所示，通過類似于圖37所示的處理，形成層間絕緣膜ilf以便覆蓋存儲(chǔ)晶體管mctr等。然后，形成接觸孔栓sccp等(參見圖51)以穿透層間絕緣膜ilf。此外，形成包括多個(gè)配線層和使配線層之間絕緣的層間絕緣膜的多層配線結(jié)構(gòu)，完成圖51所示的半導(dǎo)體設(shè)備的主要部分。

在上述半導(dǎo)體設(shè)備的制造方法中，首先，形成p型多晶硅膜pf以用作選擇核心柵電極等的多晶硅膜，并且圖案化選擇核心柵電極scge。然后，當(dāng)形成一對(duì)源極-漏極區(qū)域scsd中的一個(gè)時(shí)，選擇核心柵電極scge在處于被硬掩膜hm和抗蝕圖案pr13覆蓋的狀態(tài)下注入n型雜質(zhì)。

此外，當(dāng)形成另一個(gè)源極-漏極區(qū)域scsd時(shí)，選擇核心柵電極scge在處于被抗蝕圖案pr14覆蓋的狀態(tài)下注入n型雜質(zhì)。因此，能夠使得經(jīng)圖案化p型多晶硅膜而形成的選擇核心柵極電極scge的導(dǎo)電類型保持為p型。

此外，當(dāng)形成一對(duì)延伸區(qū)域scsd時(shí)，向選擇核心柵電極scge中注入n型雜質(zhì)。此時(shí)，n型雜質(zhì)的注入量小于當(dāng)形成源極-漏極區(qū)域時(shí)的注入量。因此，選擇核心柵電極scge的凈導(dǎo)電類型能夠保持為p型。

因此，通過將選擇核心晶體管sctr的選擇核心柵電極scge的導(dǎo)電類型保持為p型，可以提高選擇核柵絕緣膜scgi的耐受電壓。因此，可以進(jìn)一步提高反電壓(絕對(duì)值)。因此，提高了存儲(chǔ)柵絕緣膜mcgi的擊穿效率，并且，能夠進(jìn)一步改進(jìn)信息的讀出精度。

順便提及，對(duì)以上描述的各實(shí)施方式的描述均以存儲(chǔ)晶體管mctr和選擇核心晶體管sctr等的每一個(gè)的溝道的導(dǎo)電類型為n溝道類型作為示例。然而，也可以應(yīng)用p溝道型的存儲(chǔ)晶體管和選擇核心晶體管等。在這種情況下，施加極性與施加到存儲(chǔ)柵電極的電壓(負(fù))相反的電壓(正)作為反電壓。此外，選擇體晶體管sbtr也假定為形成在除了體區(qū)域之外的硅層中。此外，在每個(gè)實(shí)施方式中提及的電壓值等是一個(gè)示例，但本發(fā)明不限于此。

順便提及，可以根據(jù)需要，以各種方式組合在各個(gè)實(shí)施方式中描述的配置有反熔絲存儲(chǔ)器的半導(dǎo)體設(shè)備。

以上基于優(yōu)選的實(shí)施方式具體地說明了由本發(fā)明的發(fā)明人作出的上述發(fā)明，但本發(fā)明不限于上述實(shí)施方式。不用說，在不脫離本發(fā)明的主旨的范圍內(nèi)可以進(jìn)行各種修改。