本申請要求于2016年3月21日在美國專利商標(biāo)局提交的第62/311,025號美國臨時專利申請和于2016年11月8日在美國專利商標(biāo)局提交的第15/346,535號美國非臨時專利申請的優(yōu)先權(quán)和權(quán)益，這些申請的全部內(nèi)容通過引用包含于此。

以下描述總體上涉及包括由砷化銦鎵(ingaas)形成的溝道的場效應(yīng)晶體管(fet)。

背景技術(shù)：

根據(jù)閾值電壓(vt)，fet裝置可分類為常規(guī)閾值電壓(rvt)裝置、低閾值電壓(lvt)裝置或超低閾值電壓(slvt)裝置。例如，為了分別達(dá)到0.1na/μm、1na/μm和10na/μm的泄漏水平，rvt裝置、lvt裝置和slvt裝置的vt值可分別是大約200mv、270mv和340mv。fet還可根據(jù)各種架構(gòu)來分類，諸如鰭式場效應(yīng)晶體管(finfet)、水平納米片(hns)fet、垂直fet、垂直納米片(vns)fet等。

基于由ingaas形成的溝道(即，ingaas溝道)的fet提供了高遷移率、高注入速度和低柵極電容的可能性。

通常，ingaas溝道中的in分?jǐn)?shù)和ga分?jǐn)?shù)總計為1。相關(guān)技術(shù)的ingaas溝道通常使用53％的in分?jǐn)?shù)。然而，in0.53ga0.47as裝置也傾向于具有小的帶隙(大約75mev，明顯低于對于si的1.1ev)。這種小帶隙的結(jié)果是大量的帶帶隧穿(btbt)泄漏電流。由于btbt泄漏電流對裝置的目標(biāo)閾值電壓(vt)敏感，所以rvt裝置實際上會具有比lvt裝置和slvt裝置更大的泄漏電流，從而使得難以滿足其更嚴(yán)格的截止電流ioff目標(biāo)。

鑒于對用于移動soc的rvt裝置的泄漏電流約束(有效寬度(weff)的晶體管為大約0.1na/μm)，并且還因為btbt泄漏電流對電源電壓vdd和柵極長度lg成指數(shù)地敏感，所以btbt泄漏電流對vdd施加嚴(yán)格的上限(通常約0.7v)以及對lg施加下限(通常約12.5nm)。這使得in0.53ga0.47as不適用于標(biāo)準(zhǔn)片上系統(tǒng)(soc)應(yīng)用，例如，不適用于soc的中央處理單元(cpu)核，這是因為在當(dāng)前技術(shù)節(jié)點處的設(shè)計通常要求最大工作電壓在0.9v-1.4v范圍內(nèi)，而即使在大約5nm技術(shù)節(jié)點處的設(shè)計通常也將要求最大工作電壓在至少0.85v-0.9v范圍內(nèi)(對于最大振蕩頻率(fmax)的200mv過驅(qū)動，正常電壓(vnom)為0.65v-0.7v)。值得注意的是，對于soc的工作電壓范圍，fet必須實現(xiàn)小于特定值的泄漏電流以使得總芯片泄漏功率小于或等于整個芯片功率的期望分?jǐn)?shù)值。過驅(qū)動條件下的泄漏電流不能明顯高于(不超過2x-3x)標(biāo)稱工作條件下的泄漏電流。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明構(gòu)思的一個或更多個實施例的一方面涉及一種增強(qiáng)包括ingaas溝道的fet的性能的方法，其中，改進(jìn)(例如，優(yōu)化)in分?jǐn)?shù)以滿足btbt泄漏電流標(biāo)準(zhǔn)和最大vdd。

根據(jù)本發(fā)明構(gòu)思的一個或更多個實施例的一方面涉及具有ingaas溝道的fet，其中，改進(jìn)in分?jǐn)?shù)以滿足btbt泄漏電流標(biāo)準(zhǔn)和最大vdd。

其它方面將在下面的描述中部分地闡述，并且，部分地通過描述將是清楚的，或者可通過所提出的實施例的實踐來了解。

根據(jù)本發(fā)明構(gòu)思的實施例，一種制造具有設(shè)定的btbt泄漏電流和最大vdd的fet裝置的方法包括：根據(jù)btbt泄漏電流和最大vdd確定inxga1-xas中的x值；利用inxga1-xas形成溝道，其中，x不為0.53。

最大vdd可為0.85v，x可為40％或更小。

所述fet裝置可為slvt裝置，x可為60％或更大。

所述fet裝置可為rvt裝置，x可為40％或更小。

根據(jù)本公開的實施例，一種制造用于rvt裝置的具有設(shè)定的btbt泄漏電流和最大vdd的fet裝置的方法包括：根據(jù)btbt泄漏電流和最大vdd確定inxga1-xas中的x的值；利用inxga1-xas形成第一溝道；確定用于lvt裝置和/或slvt裝置的btbt泄漏電流；根據(jù)用于lvt裝置和/或slvt裝置的btbt泄漏電流確定inyga1-yas中的y的值；利用inyga1-yas形成第二溝道，其中，y大于x。

在一個實施例中，y≥x+0.1。

根據(jù)本公開的另一個實施例，一種制造包括rvt裝置、lvt裝置和slvt裝置的fet裝置的方法包括：確定用于rvt裝置的inxga1-xas中的x值；確定用于lvt裝置的inyga1-yas中的y值；確定用于slvt裝置的inzga1-zas中的z值；形成用于rvt裝置的包括inxga1-xas的溝道、用于lvt裝置的包括inyga1-yas的溝道和用于slvt裝置的包括inzga1-zas的溝道。

在一個實施例中，x<y≤z。

所述方法還可包括對于slvt裝置、lvt裝置和rvt裝置中的每個利用基本上相同的功函數(shù)材料形成柵電極。

根據(jù)本公開的實施例，一種fet裝置包括柵電極和inxga1-xas溝道，其中，x不為0.53，btbt泄漏電流為0.1na/μm或更低，并且fet裝置被構(gòu)造為利用為0.75v或更大的最大vdd工作。

在一個實施例中，x為約0.3-0.4，并且fet裝置被構(gòu)造為利用0.8v或更大的最大vdd工作。

在一個實施例中，x為約0.2-0.3，并且fet裝置被構(gòu)造為利用0.8v或更大的最大vdd工作。

所述fet裝置還可包括處于柵電極和溝道之間的緩沖層，緩沖層可包括ingap和/或inalas。

所述fet裝置還可包括第二fet，第二fet包括含有inyga1-yas的第二溝道，其中，y大于x，第二fet具有1na/μm或更低的btbt泄漏電流。

所述fet裝置還可包括第三fet，第三fet包括含有inzga1-zas的第三溝道，其中，z大于或等于y，第三fet具有10na/μm或更低的btbt泄漏電流。

在一個實施例中，x<y<z。

在一個實施例中，0.2≤x<y≤z≤0.8。

根據(jù)實施例，一種fet裝置包括slvt裝置、lvt裝置和rvt裝置，slvt裝置、lvt裝置和rvt裝置中的每個包括柵電極和ingaas溝道，其中，用于slvt裝置、lvt裝置和rvt裝置中的每個的柵電極包括基本上相同的功函數(shù)材料和相同的厚度，用于rvt裝置的ingaas溝道由inxga1-xas表示，用于lvt裝置的ingaas溝道由inyga1-yas表示，用于slvt裝置的ingaas溝道由inzga1-zas表示，其中，x與y和z不相同。

在一個實施例中，z＝y(tǒng)+0.1＝x+0.2。

所述fet裝置還可包括處于柵電極和溝道之間的緩沖層，其中，用于slvt裝置和lvt裝置的緩沖層包括inp，用于rvt裝置的緩沖層包括ingap和/或inalas。

所述fet裝置可以是水平納米片fet，并且相鄰納米片之間的豎直間隔為大約15nm或更小。

水平納米片的寬度可為大約40nm或更小，并且水平納米片的厚度可為大約10nm或更小。

所述fet裝置可為finfet、hnsfet、垂直fet或vnsfet。

附圖說明

通過參照以下結(jié)合附圖考慮時的詳細(xì)描述，將更好地理解本發(fā)明構(gòu)思的這些和其它特征和優(yōu)勢。理解的是，所選擇的結(jié)構(gòu)和特征在某些附圖中未示出，以提供對其余結(jié)構(gòu)和特征的更好的觀察。

圖1是hnsfet裝置的剖視圖的示意圖。

圖2是vnsfet裝置的示意圖。

圖3是示出溝道厚度和柵極長度對btbt泄漏電流的影響的曲線圖。

圖4是示出in分?jǐn)?shù)對帶隙的影響的曲線圖。

圖5是示出在各種柵極長度in含量對btbt泄漏電流的影響的曲線圖。

圖6是示出in含量對相對遷移率的影響的曲線圖。

圖7是示出in含量對相對注入速度的影響的曲線圖。

圖8是示出在各種柵極長度ingaas溝道中的in含量對ieff的影響的曲線圖。

圖9是示出在各種柵極長度ingaas溝道中的in含量對總寄生泄漏電流的影響的曲線圖。

圖10是根據(jù)本公開的實施例制造的fet裝置的示意圖。

圖11是根據(jù)本公開的實施例制造的fet裝置的示意圖。

圖12是根據(jù)本公開的實施例制造的fet裝置的示意圖。

圖13是hns多vt裝置的示意圖。

圖14示出了各種材料的導(dǎo)帶。

圖15是根據(jù)本發(fā)明公開的實施例制造的fet裝置的示意圖。

圖16示出了給定vt類型(flavor)所要求的組成。

圖17是示出ingaas溝道中的納米片間隔對各種柵極長度下的柵極電容的影響的曲線圖。

圖18是示出ingaas溝道中的納米片間隔對柵極寄生電容的影響的曲線圖。

圖19是示出ingaas溝道中的片厚度對btbt泄漏電流的影響的曲線圖。

圖20是示出ingaas溝道中的片厚度對ieff的影響的曲線圖。

具體實施方式

為了便于描述，可在這里使用諸如“在……之下”、“在……下方”、“下”、“在……上方”、和“上”等空間相對術(shù)語，來描述如附圖中示出的一個元件或特征與另一(其它)元件或特征的關(guān)系。將理解的是，除了包含附圖中描繪的方位之外，空間相對術(shù)語還意圖包含裝置在使用或操作中的不同方位。將參考作為本發(fā)明的理想示意圖的平面圖和/或剖面圖來描述在此描述的實施例。因此，可根據(jù)制造技術(shù)和/或公差來修改示例視圖。因此，本發(fā)明的實施例不限于視圖中示出的實施例，而是包括基于制造工藝形成的構(gòu)造的修改。因此，圖中示出的區(qū)域具有示意性性質(zhì)，圖中示出的區(qū)域的形狀是元件的區(qū)域的特定形狀的示例并且不限制本發(fā)明的方面。

這里使用的術(shù)語僅是為了描述具體示例實施例的目的，而并非意圖限制本發(fā)明。如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式“一個(種)”和“所述(該)”也意圖包括復(fù)數(shù)形式。還將理解的是，術(shù)語“包含”和/或“包括”用在本說明書中時，說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或更多個其它特征、整體、步驟、操作、元件、組件和/或它們的組。

諸如“……中的至少一個(種)”或“選自于……中的至少一個(種)”的表述在一列元件(要素)之后時，修飾整列元件(要素)，而不是修飾該列的個別元件(要素)。另外，在描述本發(fā)明構(gòu)思的實施例時“可以”的使用是指“本發(fā)明構(gòu)思的一個或更多個實施例”。另外，術(shù)語“示例性”意圖指示例或圖示。將理解的是，當(dāng)元件或?qū)颖环Q作“在”另一元件或?qū)印吧稀?，“連接到”、“結(jié)合到”或“鄰近于”另一元件或?qū)訒r，該元件或?qū)涌梢灾苯釉谒隽硪辉驅(qū)由希苯舆B接到、直接結(jié)合到或直接鄰近于所述另一元件或?qū)?，或者可以存在一個或更多個中間元件或中間層。相反，當(dāng)元件或?qū)颖环Q作“直接在”另一元件或?qū)印吧稀?，“直接連接到”、“直接結(jié)合到”或“直接鄰近于”另一元件或?qū)訒r，不存在中間元件或中間層。

如這里所使用的，術(shù)語“基本上”、“大約”和相似的術(shù)語被用作近似術(shù)語而不用作程度術(shù)語，并且意圖解釋能被本領(lǐng)域的普通技術(shù)人員意識到的在測量值或計算值中的固有偏差。另外，在此敘述的任何數(shù)值范圍意圖包括該敘述的范圍內(nèi)包含的相同數(shù)值精度的所有子范圍。例如，范圍“1.0至10.0”意圖包括在敘述的最小值1.0和敘述的最大值10.0之間的所有子范圍(并且包括敘述的最小值1.0和敘述的最大值10.0)，即，具有等于或大于1.0的最小值和等于或小于10.0的最大值，諸如，例如2.4至7.6。在此敘述的任何最大數(shù)值極限意圖包括包含在此的所有較低數(shù)值極限，在本說明書中敘述的任何最小數(shù)值極限旨在包括包含在此的所有較高數(shù)值極限。因此，申請人保留修改本說明書(包括權(quán)利要求書)的權(quán)利，以明確地敘述在此明確地敘述的范圍內(nèi)包括的任何子范圍。

fet根據(jù)其架構(gòu)可分類為finfet、hnsfet、垂直fet、vnsfet等。作為示例，圖1是水平納米片(hns)fet的剖視圖的示意圖，圖2是vnsfet的示意圖。

參照圖1，fet裝置包括豎直地相互堆疊的多個溝道110，多個柵極堆疊件120圍繞每個溝道110。每個柵極堆疊件120包括以環(huán)柵結(jié)構(gòu)圍繞溝道110的柵電極122、在柵電極122與溝道110之間的高k電介質(zhì)124以及在柵電極122與源漏電極140之間的內(nèi)部間隔件130。fet裝置還包括基底150和一對接觸焊盤160。

參照圖2，fet裝置包括體(bulk)源電極340、體漏電極350和它們之間的溝道310。fet裝置還包括圍繞溝道區(qū)的緩沖層360、在體源電極340和體漏電極350與柵電極322之間的間隔件330以及在柵電極322和溝道310之間的高k電介質(zhì)324。

這里，溝道110和310可由ingaas形成。高k電介質(zhì)124和324可由諸如al2o3和/或hf2o3的合適的材料形成。間隔件130和330可由諸如金屬氧化物或氮化物的k較低的電介質(zhì)形成。在一個實施例中，間隔件130和330可由sio2形成。緩沖層360可由磷化銦(inp)形成。源漏電極140、340和350可由任何合適的材料形成。在一個實施例中，源漏電極140、340和350由與溝道110和310基本相同的材料(諸如，ingaas)形成，但具有比溝道110和310高的in分?jǐn)?shù)?；蛘?，源漏電極140、340和350可用合適的摻雜劑高度摻雜以提供低的接觸電阻。柵電極122和322可由諸如tin的合適的金屬材料形成。基底可由用于工藝的oi版本(version)的sio2或者諸如inalas的寬帶隙半導(dǎo)體形成。

雖然在圖1中示出了三個水平柵極并且在圖2中示出了一個垂直柵極，但是本發(fā)明構(gòu)思的實施例不限于此。

根據(jù)本公開的實施例，制造具有設(shè)定的btbt泄漏電流和最大vdd的fet裝置的方法包括根據(jù)btbt泄漏電流和最大vdd確定inxga1-xas(x在0.0和1.0之間)中的x的值并且利用inxga1-xas形成溝道。

包括ingaas溝道的fet裝置的btbt泄漏電流受到例如vdd、ingaas中的in含量等多種因素的影響。當(dāng)確定裝置的vdd和btbt泄漏電流時，可改進(jìn)inxga1-xas中的x值，以使裝置在最大vdd時具有期望的btbt泄漏電流。這里，優(yōu)化包括確定滿足在最大vdd時的btbt泄漏電流要求的in含量的范圍以及從也提供令人滿意的注入速度的范圍中選擇in含量。

對于rvt裝置的btbt泄漏電流值可為大約0.1na/μm，對于lvt裝置的btbt泄漏電流值可為大約1na/μm，對于slvt裝置的btbt泄漏電流值可為大約10na/μm。也就是說，btbt標(biāo)準(zhǔn)對于rvt裝置是最低的，對于slvt裝置是最高的。

在利用in0.53ga0.47as的相關(guān)技術(shù)的fet裝置中，由于rvt裝置的btbt泄漏電流對于weff在約0.1na/μm，并且因為btbt泄漏電流對vdd成指數(shù)地敏感，所以這種相關(guān)技術(shù)裝置的vdd限制為約0.7v或更低。然而，為了標(biāo)準(zhǔn)soc應(yīng)用的利用，當(dāng)前技術(shù)節(jié)點處的設(shè)計通常需要最大工作電壓在0.9v-1.4v范圍內(nèi)。甚至在尖端5nm技術(shù)節(jié)點處的設(shè)計通常也將需要最大工作電壓至少在0.85v-0.9v范圍內(nèi)(對于fmax的200mv過驅(qū)動，vnom為0.65v-0.7v)。這樣，具有in0.53ga0.47as溝道的fet裝置不適合于標(biāo)準(zhǔn)soc應(yīng)用。

btbt泄漏電流也受柵極長度和溝道厚度的影響。圖3是示出溝道厚度和柵極長度對btbt泄漏電流的影響的曲線圖。在圖3中，ioff表示熱離子電流，ibtbt是btbt泄漏電流，tchannel表示溝道厚度。對于rvt裝置，如圖3中的虛線示出的部分所表明的，ioff和ibtbt都應(yīng)限制在0.1na/μm以下。如圖3所示，btbt泄漏電流對柵極長度(lg)具有很強(qiáng)的依賴性。

事實上，在vdd為0.75v時，具有in0.53ga0.47as溝道的fet裝置的最小柵極長度約為12.5nm。另一方面，由于溝道厚度對btbt泄漏電流的影響，使得在vdd為0.75v時，最大溝道厚度小于5nm。對最小柵極長度和最大溝道厚度的這種限制對制造工藝提出了很大的挑戰(zhàn)。此外，這種裝置不可能支持+200mv的vdd過驅(qū)動。因此，利用in0.53ga0.47as的相關(guān)技術(shù)的fet裝置不適用于諸如移動soc應(yīng)用的標(biāo)準(zhǔn)soc應(yīng)用，并且不適合替代已經(jīng)用于這種應(yīng)用的硅(si)裝置。

當(dāng)根據(jù)本發(fā)明構(gòu)思的實施例制造fet裝置時，由于基于對btbt泄漏電流和最大vdd的要求而改進(jìn)了ingaas溝道中的in含量，所以其可以滿足低btbt泄漏電流和高vdd的要求并因此適合于標(biāo)準(zhǔn)soc應(yīng)用。

in含量影響fet裝置中的多個性能因素。例如，包括較大的銦(in)分?jǐn)?shù)將導(dǎo)致較小的帶隙和較高的遷移率/注入速度。另一方面，包括較小的in分?jǐn)?shù)可導(dǎo)致增大的帶隙和相應(yīng)地(呈指數(shù)地)較小的btbt泄漏電流。也就是說，在遷移率和btbt泄漏電流之間存在作為in分?jǐn)?shù)的函數(shù)的權(quán)衡。

帶隙設(shè)定隧穿勢壘，并且?guī)秾n分?jǐn)?shù)高度敏感。也就是說，減小in分?jǐn)?shù)將相應(yīng)地使隧穿勢壘增大并使btbt泄漏電流減小。圖4是示出在各種柵極長度下in分?jǐn)?shù)對帶隙的影響的曲線圖。如圖4所示，當(dāng)如相關(guān)技術(shù)的ingaas裝置中in含量為0.53時，帶隙為約0.8ev。然而，當(dāng)in含量為約0.3時，帶隙接近于si的在約1.1ev處的帶隙。圖5是示出在各種柵極長度in含量對btbt泄漏電流的影響的曲線圖。如圖5所示，在in含量為40％時，在rvt裝置中可以支持高達(dá)0.85v的vdd。

降低in的含量還會導(dǎo)致較低的遷移率和注入速度。圖6是示出在各種柵極長度in含量對相對遷移率的影響的曲線圖。如圖6所示，當(dāng)in含量升高時，相對遷移率增大。圖7是示出在溝道厚度tch為5nm且vdd為0.8v時的in含量對相對注入速度的影響的曲線圖。如圖7所示，當(dāng)in含量升高時，相對注入速度增大。然而，如圖7所示，當(dāng)in含量從53％降低到35％時，相對注入速度減小小于10％，這仍然是si的情形的大約3倍。

這里，如圖7所示，當(dāng)in含量低于30％時，在in含量進(jìn)一步降低時相對注入速度的損失相對更大。這種現(xiàn)象主要是由于從γ谷到l谷的電子溢出。根據(jù)本公開的實施例，可以使用拉伸應(yīng)變誘導(dǎo)緩沖層來抑制從γ谷到l谷的電子溢出。例如，拉伸應(yīng)變誘導(dǎo)緩沖層可包括ingap和/或inalas，并且可位于溝道上。因此，in含量可為約20％至約30％，并且仍然具有可接受的相對注入速度。

圖8是示出在各種柵極長度ingaas溝道中的in含量對有效驅(qū)動電流ieff的影響的曲線圖。參照圖8，值得注意的是，即使在in含量為40％時，ingaas溝道仍然具有與rvt裝置和slvt裝置中的每個的應(yīng)變si(s-si)的ieff相當(dāng)?shù)膇eff。此外，in含量越高，rvt裝置和slvt裝置二者的ieff越大。

圖9是示出在各種柵極長度和0.85v的vdd下ingaas溝道中的in含量對總寄生泄漏電流(具有寄生雙極效應(yīng)的btbt泄漏電流)的影響的曲線圖。參照圖9，值得注意的是，為了要用在rvt區(qū)域中，在25nm或更大的柵極長度處需要40％或更低的in含量。例如，可以利用40％的in含量和30nm的柵極長度來制造rvt裝置。這里，對于rvt裝置，在低vdd時選擇in含量以在支持vdd過驅(qū)動的同時獲得最佳的功率、性能和區(qū)域。

如圖9所示，in含量為50％的裝置在15nm至35nm的柵極長度內(nèi)似乎提供不了令人滿意的總寄生泄漏電流，并且in含量越大，泄漏電流變得更大。清楚的是，具有53％的in含量的相關(guān)技術(shù)的ingaas溝道將不能具有期望的泄漏性能。

另一方面，如果用在slvt區(qū)域中，在約20nm的柵極長度時的in含量為60％是令人滿意的。因此，對于slvt裝置，可利用60％或更大的in含量。也就是說，相對于rvt裝置，在slvt裝置中可使用更大的in含量，因為slvt裝置不容易產(chǎn)生btbt泄漏電流。從圖8可以看出，這種slvt裝置具有顯著高于應(yīng)變si(s-si)裝置的ieff的ieff。

另外，從圖9可以觀察到，對于所有的vt類型，即rvt、lvt和slvt，可以使用具有約40％的in和約30nm柵極長度的ingaas溝道。也就是說，可以利用單個in分?jǐn)?shù)在遷移率、泄漏電流和最大vdd方面具有最佳權(quán)衡。

更詳細(xì)地，當(dāng)如在rvt裝置中btbt泄漏電流較低(例如，0.1na/μm)時，為了支持0.85v或更大的vdd，in的量可以低于0.5，例如0.4或更少。當(dāng)如在slvt裝置中btbt泄漏電流較高(例如，10na/μm)時，in的量可以高于0.53，例如0.6或更大。

圖10是根據(jù)本公開的實施例制造的fet裝置的示意圖。參照圖10，fet裝置包括柵電極722和inxga1-xas(x在0.0與1.0之間)溝道710，其中，x不為0.53，btbt泄漏電流為0.1na/μm或更低，fet裝置被構(gòu)造為以0.75v或更大的最大vdd工作。fet裝置還包括基底750、源漏電極740、高k電介質(zhì)724和間隔件730。

在一個實施例中，x可以是大約0.3-0.4，并且fet裝置被構(gòu)造為以0.8v或更大的最大vdd工作。

在一個實施例中，x可以是大約0.2-0.3，并且fet裝置被構(gòu)造為以0.8v或更大的最大vdd工作。

圖11是根據(jù)本公開的實施例制造的fet裝置的示意圖。參照圖11，fet裝置還可包括處于柵電極722和溝道710之間的緩沖層880，緩沖層880可包括ingap和/或inalas。

根據(jù)本公開的實施例的制造fet裝置的工藝可以是任何合適的工藝，諸如在ca1196111a1、us20060024874和us20080296622中公開的工藝，所有這些申請的全部內(nèi)容通過引用包含于此。

根據(jù)本公開的實施例，制造具有用于rvt裝置的設(shè)定的第一btbt泄漏電流和最大vdd的fet裝置的方法包括：根據(jù)第一btbt泄漏電流和最大vdd確定inxga1-xas中的x的值(x在0.0和1.0之間)，利用inxga1-xas形成第一溝道；確定lvt裝置和/或slvt裝置的第二btbt泄漏電流；根據(jù)lvt裝置和/或slvt裝置的第二btbt泄漏電流確定inyga1-yas中的y的值(y在0.0和1.0之間)，并且利用inyga1-yas形成第二溝道，其中y大于x。例如，y可以是x與0.1之和或更大。這里，具有相對較低in含量以滿足btbt泄漏電流和最大vdd要求的rvt裝置與具有相對較高in含量的lvt裝置和/或slvt裝置的組合比只有單個rvt裝置提供更好的dc性能。

圖12是根據(jù)本實施例制造的fet裝置的示意圖。參照圖12，fet裝置包括由inxga1-xas形成的第一溝道511和由inyga1-yas形成的第二溝道512。fet裝置還包括圍繞第一溝道511和第二溝道512的柵電極522、源漏電極540、高k電介質(zhì)524、間隔件530和基底550。這里，選擇inxga1-xas的第一溝道511中的in含量以滿足btbt泄漏電流和最大vdd，而inyga1-yas的第二溝道512中的in含量大于第一溝道511的in含量，從而提供更好的dc性能。例如，x可為0.4并且y可為0.6；或者，x可為0.3并且y可為0.6。

參照圖15，fet裝置還可以包括第三fet，第三fet包括含有inzga1-zas(z在0.0和1.0之間)的第三溝道，其中，z大于或等于y，并且第三fet具有10na/μm或更低的btbt泄漏電流。

在一個實施例中，x<y<z。

在一個實施例中，0.2≤x<y≤z≤0.8。

根據(jù)本公開的另一實施例，制造包括rvt裝置、lvt裝置和slvt裝置的fet裝置的方法包括：確定用于rvt裝置的inxga1-xas(x在0.0和1.0之間)中的x值；確定用于lvt裝置的inyga1-yas(y在0.0和1.0之間)中的y值；確定用于slvt裝置的inzga1-zas(z在0.0和1.0之間)中的z值，并且形成用于rvt裝置的包括inxga1-xas的第一溝道、用于lvt裝置的包括inyga1-yas的第二溝道和用于slvt裝置的包括inzga1-zas的第三溝道。在一個實施例中，x<y≤z。這里，與僅單個rvt裝置相比，具有相對較低in含量以滿足btbt泄漏電流和最大vdd要求的rvt裝置與具有相對較高in含量的lvt裝置和/或slvt裝置的組合提供更好的dc性能。

該方法還可包括對于slvt裝置、lvt裝置和rvt裝置中每個利用基本上相同的功函數(shù)材料形成柵電極。也就是說，單個功函數(shù)材料和厚度可被用于形成slvt裝置、lvt裝置和rvt裝置中的每個的柵電極。

制造具有多個不同vt值(即，vt調(diào)制)的裝置的相關(guān)技術(shù)方法包括選擇用于形成柵電極的金屬材料，然后改變柵電極的厚度以實現(xiàn)期望的功函數(shù)(wf)，并因此獲得期望的vt值。然而，對于一些vt值，會需要柵極厚度要相對高，例如，一些柵電極會具有約50nm的厚度。由于柵電極的增大的厚度，導(dǎo)致相鄰溝道之間的間隔也相應(yīng)地增大。

然而，根據(jù)本公開的實施例制造的裝置可對于貫穿所有vt值的柵電極保持基本相同的期望厚度。圖13是hns多vt裝置的示意圖。參照圖13，多vt裝置包括四個溝道811、812、813和814。如在插圖中更詳細(xì)地示出的，每個溝道具有厚度tsheet并且被柵電極822包圍。內(nèi)部間隔件830在柵電極822和其相鄰的源電極或漏電極之間。對于每個vt裝置，柵電極的厚度(vsp)是相同的。柵電極822的長度由lg表示。通過調(diào)節(jié)in含量，每個溝道的導(dǎo)帶(cb)能量被進(jìn)行調(diào)制，因此能夠根據(jù)in含量調(diào)整vt。也就是說，溝道811-814中的每個都包括ingaas，但是具有不同的in含量以提供四種不同的vt類型。

圖14示出了各種材料的導(dǎo)帶。參照圖14，通過調(diào)節(jié)ingaas中的in含量，可將導(dǎo)帶調(diào)節(jié)為針對期望的閾值電壓vt具有適合的功函數(shù)。

例如，可以首先根據(jù)btbt標(biāo)準(zhǔn)確定slvt裝置中的in含量。相對于slvt區(qū)域，對于lvt區(qū)域的in含量可以確定為使vt增大大約70mv。然后，相對于lvt區(qū)域，rvt區(qū)域的in含量可以確定為使vt增大大約70mv。

圖15是根據(jù)本實施例制造的fet裝置的示意圖。參照圖15，fet裝置包括由inxga1-xas(x在0.0和1.0之間)形成的第一溝道611、由inyga1-yas(y在0.0和1.0之間)形成的第二溝道612以及由inzga1-zas(z在0.0和1.0之間)形成的第三溝道613。fet裝置還包括圍繞第一溝道611和第二溝道612的柵電極622、源漏電極640、高k電介質(zhì)624、間隔件630和基底650。這里，選擇inxga1-xas的第一溝道611中的in含量以滿足btbt泄漏電流和最大vdd，而第二溝道612和第三溝道613中的in含量大于第一溝道611的in含量，以提供更好的dc性能。例如，x可以是0.4并且y和z可以是0.6；或者，x可以是0.3并且y和z可以是0.6。

圖16示出了給定vt類型所要求的組成。參照圖16，對于給定的片厚度和給定的柵極長度，slvt裝置可具有比rvt裝置高的in含量。

在一個實施例中，用于lvt區(qū)域的in的分?jǐn)?shù)可大于rvt區(qū)域中的in的分?jǐn)?shù)，并且用于slvt區(qū)域的in的分?jǐn)?shù)可以大于lvt區(qū)域中的in的分?jǐn)?shù)。例如，用于lvt區(qū)域的in的分?jǐn)?shù)可以是rvt區(qū)域中的in的分?jǐn)?shù)加0.1，并且用于slvt區(qū)域的in的分?jǐn)?shù)可以是rvt區(qū)域中的in的分?jǐn)?shù)加0.2。

圖19是示出ingaas溝道中的片厚度對btbt泄漏電流的影響的曲線圖。圖20是示出ingaas溝道中的片厚度對ieff的影響的曲線圖。如圖19和圖20所示，不同的in含量可以用于rvt裝置(例如，in含量為0.42)和slvt裝置(例如，in含量為0.5)。對于每種裝置，可對于每種vt類型分別改進(jìn)(例如，優(yōu)化)溝道厚度。因此，可以實現(xiàn)更薄的片或鰭(fin)間隔。

較薄的金屬柵極能夠?qū)崿F(xiàn)比現(xiàn)有技術(shù)的多功函數(shù)金屬更緊密的納米片間隔(例如，豎直地或水平地)。此外，如圖17所示，較小的納米片間隔也使寄生電容減小。圖17是示出了ingaas溝道中的納米片間隔對各種柵極長度下的柵極電容的影響的曲線圖。圖18是示出了ingaas溝道中的納米片間隔對柵極寄生電容的影響的曲線圖。如圖17和圖18所示，在較小的間隔處，寄生電容cpara(cg關(guān)于lg的曲線與cg軸的截距)較小，并且柵極電容也較小。例如，當(dāng)間隔從15nm減小到6nm時，可以實現(xiàn)柵極電容減小約25％。在一個實施例中，間隔可以約為15nm。在另一個實施例中，間隔可以約為6nm-9nm。根據(jù)實施例，在單個芯片上的vt的范圍內(nèi)，in含量從約20％變化到約80％。

根據(jù)實施例，fet裝置包括slvt裝置、lvt裝置和rvt裝置，slvt裝置、lvt裝置和rvt裝置中的每個包括柵電極和ingaas溝道，其中，slvt裝置、lvt裝置和rvt裝置中的每個的柵電極包括基本相同的功函數(shù)材料和相同的厚度，用于rvt裝置的ingaas溝道由inxga1-xas(x在0.0和1.0之間)表示，用于lvt裝置的ingaas溝道由inyga1-yas(y在0.0和1.0之間)表示，用于slvt裝置的ingaas溝道由inzga1-zas(z在0.0和1.0之間)表示，其中，x與y和z不相同。

在一個實施例中，z＝y(tǒng)+0.1＝x+0.2。

fet裝置還可包括在柵電極和溝道之間的緩沖層，其中，用于slvt裝置和lvt裝置的緩沖層包括inp，用于rvt裝置的緩沖層包括ingap和/或inalas。

fet裝置可以是水平納米片fet，并且相鄰納米片之間的豎直間隔為約15nm或更小。

水平納米片的寬度可為約40nm或更小，并且水平納米片的厚度可為約10nm或更小。

fet裝置可為finfet、hnsfet、垂直fet或vnsfet。

在一個實施例中，fet是nfet。

鑒于前述內(nèi)容，本發(fā)明構(gòu)思的實施例提供了一種增強(qiáng)包括ingaas溝道的fet裝置的性能的方法，其中，改進(jìn)(例如，優(yōu)化)in分?jǐn)?shù)以滿足btbt泄漏電流標(biāo)準(zhǔn)和最大vdd。

鑒于前述內(nèi)容，本發(fā)明構(gòu)思的實施例提供了具有ingaas溝道的fet裝置，其中，改進(jìn)in分?jǐn)?shù)以滿足btbt泄漏電流標(biāo)準(zhǔn)和最大vdd。

盡管已經(jīng)參考附圖描述了本發(fā)明構(gòu)思的一個或更多個實施例，但是本領(lǐng)域普通技術(shù)人員將理解，在不脫離由權(quán)利要求書及其等同物所限定的本發(fā)明構(gòu)思的精神和范圍的情況下，可在其中做出形式和細(xì)節(jié)上的各種改變。