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      三維非易失性存儲器件及其制造方法與流程

      文檔序號:12788133閱讀:263來源:國知局
      三維非易失性存儲器件及其制造方法與流程

      本發(fā)明涉及集成電路技術領域,特別是涉及一種三維非易失性存儲器件及其制造方法。



      背景技術:

      三維集成電路(3D-IC)是集成電路產業(yè)發(fā)展的方向之一。三維集成電路可分為晶圓——晶圓堆疊,裸片——晶圓堆疊和單片三維集成電路。其中,屬于單片三維集成電路的三維存儲器發(fā)展最快。在單片(monolithic)三維存儲器陣列中,多個存儲器級形成在單個基板(諸如半導體晶片)上而沒有中間基板。術語“單片”的意思是陣列的每個級的層被直接沉積在該陣列的每個底層級的層上。

      集成電路存儲器被廣泛應用于工業(yè)類和消費類電子產品。根據(jù)存儲器能否掉電存儲,又可被劃分為易失性存儲器和非易失性存儲器。非易失性存儲器,包括閃存(flash memory)、磁存儲器(magnetic random access memory,MRAM)、阻變存儲器(resistance random-access memory,RRAM)、相變存儲器(phase change memory,PCM)等。相變存儲器是基于奧弗辛斯基在20世紀60年代末提出的奧弗辛斯基電子效應的存儲器,其工作原理是利用加工到納米尺寸的相變材料在低阻態(tài)(low resistance state,LRS)與高阻態(tài)(high resistance state,HRS)時不同的電阻狀態(tài)來實現(xiàn)數(shù)據(jù)的存儲。磁存儲器和阻變存儲器同樣使用材料或器件在低阻態(tài)與高阻態(tài)時不同的電阻狀態(tài)來實現(xiàn)數(shù)據(jù)的存儲。

      三維存儲器,通過將存儲單元三維地布置在襯底之上,相比于二維存儲器,雖然可以提高存儲密度,然而,該存儲器每一層平面電極和每一個電極柱相交處僅提供一位(bit)存儲,仍然存在存儲密度小的問題;同時,由于三維存儲器結構設計,相鄰存儲單元之間還存在串擾的問題。

      因此,如何進一步提高三維存儲器的密度,實已成為本領域技術人員亟待解決的技術課題。



      技術實現(xiàn)要素:

      鑒于以上所述現(xiàn)有技術的缺點,本發(fā)明的目的在于提供三維非易失性存儲器件及其制備方法,用于解決現(xiàn)有技術中的非易失存儲器件存在的存儲密度小、相鄰存儲單元之間存在串擾的問題。

      為實現(xiàn)上述目的及其他相關目的,本發(fā)明提供一種三維非易失性存儲器件的制備方法,所述制備方法包括如下步驟:

      1)提供一基板,于所述基板表面形成第一絕緣層和第一導電層交替疊置的第一疊層結構,其中,所述第一絕緣層形成于所述基板表面;

      2)于所述第一疊層結構的至少一側形成與所述第一疊層結構平行間隔的第二疊層結構,所述第二疊層結構包括交替疊置的第二絕緣層和第二導電層,所述第二絕緣層形成于所述基板表面,其中,相鄰的所述第一導電層與所述第二導電層位于不同的平面上;

      3)于所述第一疊層結構及所述第二疊層結構之間形成至少一個環(huán)形非易失材料層,且所述環(huán)形非易失材料層與所述第一導電層和所述第二導電層相接觸;

      4)于所述環(huán)形非易失材料層內側填充滿導電材料以形成導電柱,所述導電柱與各所述第一導電層之間的所述環(huán)形非易失材料層部分以及所述導電柱與所述第二導電層之間的所述環(huán)形非易失材料層部分分別形成存儲單元。

      作為本發(fā)明的一種優(yōu)選方案,步驟1)中形成的所述第一疊層結構為兩個或多個,且各所述第一疊層結構平行間隔排布。

      作為本發(fā)明的一種優(yōu)選方案,形成兩個或多個所述第一疊層結構的方法包括步驟:

      1-1)于所述基板表面交替形成第一絕緣材料層和第一導電材料層;

      1-2)刻蝕步驟1-1)所得到的結構,形成至少一個貫穿所述第一絕緣材料層和所述第一導電材料層的第一溝槽結構,以得到兩個或多個所述第一疊層結構。

      作為本發(fā)明的一種優(yōu)選方案,步驟2)中形成的所述第二疊層結構為兩個或多個,且所述第二疊層結構與所述第一疊層結構交替間隔排布。

      作為本發(fā)明的一種優(yōu)選方案,形成兩個或多個所述第二疊層結構的方法包括步驟:

      1-3)于所述第一溝槽結構對應的基板表面交替形成第二絕緣材料層和第二導電材料層,且所述第二導電材料層與與其相鄰的所述第一導電層位于不同的平面上;

      1-4)刻蝕步驟1-3)所得到的結構,在各所述第一溝槽結構內形成兩個貫穿所述第二絕緣材料層和所述第二導電材料層的第二溝槽結構和一個所述第二疊層結構,其中,所述第二溝槽結構暴露出所述第一絕緣層、所述第一導電層、所述第二絕緣層和所述第二導電層。

      作為本發(fā)明的一種優(yōu)選方案,步驟2)和步驟3)之間還包括步驟:

      于所述第一疊層結構與所述第二疊層結構之間填充電絕緣材料層。

      作為本發(fā)明的一種優(yōu)選方案,步驟3)中形成的所述環(huán)形非易失材料層為兩個或多個,所述環(huán)形非易失材料層沿所述第一疊層結構的長度方向呈間隔排布。

      作為本發(fā)明的一種優(yōu)選方案,步驟3)中,形成兩個或多個所述環(huán)形非易失材料層的步驟包括:

      3-1)沿所述第一疊層結構的長度方向形成多個間隔排布且貫穿所述電絕緣材料層的深孔,所述深孔與所述第一導電層及所述第二導電層相接觸;

      3-2)于所述深孔側壁形成所述環(huán)形非易失材料層。

      作為本發(fā)明的一種優(yōu)選方案,相鄰的所述第一疊層結構與所述第二疊層結構之間的距離、所述第一導電層的寬度、所述第二導電層的寬度及沿所述第一疊層結構長度方向上相鄰所述環(huán)形非易失材料層的間距均為F,其中,F(xiàn)為特征線寬。

      作為本發(fā)明的一種優(yōu)選方案,所述環(huán)形非易失材料層的橫截面為圓形環(huán)或方形環(huán),其中,所述圓形環(huán)的外徑大于F且小于1.5F,所述方環(huán)形的外圍邊長大于F且小于1.5F。

      作為本發(fā)明的一種優(yōu)選方案,所述第一疊層結構中相鄰的所述第一導電層的間距與所述第二疊層結構中相鄰的所述第二導電層的間距相等,且沿垂直于所述基板表面方向上相鄰的所述第一導電層與所述第二導電層的間距為所述第一疊層結構中相鄰的所述第一導電層的間距的一半。

      作為本發(fā)明的一種優(yōu)選方案,步驟3)中,所述環(huán)形非易失材料層的材料為多晶硅材料、金屬氧化物材料、石墨開關電阻材料、相變材料、阻變材料或磁變材料中的至少一種。

      本發(fā)明還提供一種三維非易失性存儲器件,包括;

      基板;

      至少一個第一疊層結構,所述第一疊層結構包括交替疊置的第一絕緣層和第一導電層,所述第一絕緣層位于所述基板表面;

      至少一個第二疊層結構,所述第二疊層結構包括交替疊置的第二絕緣層和第二導電層,所述第二絕緣層位于所述基板表面,其中,所述第二疊層結構與所述第一疊層結構平行間隔排布,且相鄰的所述第一導電層與所述第二導電層位于不同的平面上;

      至少一個環(huán)形非易失材料層,位于所述第一疊層結構與所述第二疊層結構之間,且所述環(huán)形非易失材料層與所述第一導電層和所述第二導電層相接觸;

      導電柱,位于所述環(huán)形非易失材料層的內側,所述導電柱與各所述第一導電層之間的所述環(huán)形非易失材料層部分及所述導電柱與所述第二導電層之間的所述環(huán)形非易失材料層部分分別形成存儲單元。

      作為本發(fā)明的一種優(yōu)選方案,還包括:

      電絕緣層,填充于所述第一疊層結構、所述第二疊層結構以及所述環(huán)形非易失材料層之間。

      作為本發(fā)明的一種優(yōu)選方案,所述第一疊層結構與所述第二疊層結構均為兩個或多個,且所述第二疊層結構與所述第一疊層結構交替間隔排布;所述環(huán)形非易失材料層為兩個或多個,且所述環(huán)形非易失材料層沿所述第一疊層結構的長度方向呈間隔排布。

      作為本發(fā)明的一種優(yōu)選方案,相鄰的所述第一疊層結構與所述第二疊層結構之間的距離、所述第一導電層的寬度、所述第二導電層的寬度及沿所述第一疊層結構長度方向上相鄰所述環(huán)形非易失材料層的間距均為F,其中,F(xiàn)為特征線寬。

      作為本發(fā)明的一種優(yōu)選方案,所述環(huán)形非易失材料層的橫截面形狀為圓形環(huán)或方形環(huán),其中,所述圓形環(huán)的外徑大于F且小于1.5F,所述方環(huán)形的外圍邊長大于F且小于1.5F。

      作為本發(fā)明的一種優(yōu)選方案,所述第一疊層結構中相鄰的所述第一導電層的間距與所述第二疊層結構中相鄰的所述第二導電層的間距相等,且沿垂直于所述基板表面方向上相鄰的所述第一導電層與所述第二導電層的間距為所述第一疊層結構中相鄰的所述第一導電層的間距的一半。

      作為本發(fā)明的一種優(yōu)選方案,所述環(huán)形非易失材料層的材料為多晶硅材料、金屬氧化物材料、石墨開關電阻材料、相變材料、阻變材料或磁變材料中的至少一種。

      如上所述,本發(fā)明提供的三維非易失性存儲器件及其制備方法,具有如下有益效果:

      1)存儲密度高,本發(fā)明的第一導電層和導電柱相交處可提供一位(bit)存儲,第二導電層和同一導電柱相交處可再提供一位(bit)存儲,從而在每個存儲層內,存儲單元密度為2F2,與之對比,在現(xiàn)有的三維存儲器中,每個存儲層內存儲單元密度為4F2或者更小的存儲密度;

      2)存儲單元串擾小,本發(fā)明中第一導電層和第二導電層間隔排列,相比于單純的將第一導電層和第二導電層水平排列,將水平相鄰的存儲單元的距離拉大,這樣,在對一個存儲單元進行讀寫操作時,相鄰存儲單元的狀態(tài)不易受到影響。

      附圖說明

      圖1顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法的流程圖。

      圖2顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成第一絕緣材料層和第一導電材料層的結構示意圖。

      圖3顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成第一溝槽結構的結構示意圖。

      圖4顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成第二絕緣材料層和第二導電材料層的結構示意圖。

      圖5顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成第一疊層結構和第二疊層結構的結構示意圖。

      圖6顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成環(huán)形非易失材料層的結構示意圖。

      圖7顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法中形成導電柱的結構示意圖。

      圖8顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法制備得到的三維非易失性存儲器件的立體結構示意圖。

      圖9顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法制備得到的三維非易失性存儲器件的側視圖。

      圖10顯示為圖8虛線框A中結構的俯視圖。

      圖11顯示為本發(fā)明提供的三維非易失性存儲器件的制備方法制備得到的三維非易失性存儲器件的局部結構示意圖。

      元件標號說明

      10 基板

      11 第一疊層結構

      1111、1112、1113 第一導電層

      1121、1122、1123、1124 第一絕緣層

      12 第二疊層結構

      1211、1212、1213、1214 第二導電層

      1221、1222、1223、1224、1225 第二絕緣層

      13 環(huán)形非易失材料層

      14 導電柱

      1511、1512、1513 第一導電材料層

      1521、1522、1523、1524 第一絕緣材料層

      1611、1612、1613、1614 第二導電材料層

      1621、1622、1623、1624、1625 第二絕緣材料層

      17 電絕緣層

      18 存儲單元

      191 第一溝槽結構

      192 第二溝槽結構

      具體實施方式

      以下通過特定的具體實例說明本發(fā)明的實施方式,本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應用,本說明書中的各項細節(jié)也可以基于不同觀點與應用,在沒有背離本發(fā)明的精神下進行各種修飾或改變。

      請參閱圖1至圖11。需要說明的是,本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想,雖圖示中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數(shù)目、形狀及尺寸繪制,其實際實施時各組件的形態(tài)、數(shù)量及比例可為一種隨意的改變,且其組件布局形態(tài)也可能更為復雜。

      請參閱圖1,本發(fā)明提供一種三維非易失性存儲器件的制備方法,所述制備方法包括:

      1)提供一基板,于所述基板表面形成第一絕緣層和第一導電層交替疊置的第一疊層結構,其中,所述第一絕緣層形成于所述基板表面;

      2)于所述第一疊層結構的至少一側形成與所述第一疊層結構平行間隔的第二疊層結構,所述第二疊層結構包括交替疊置的第二絕緣層和第二導電層,所述第二絕緣層形成于所述基板表面,其中,相鄰的所述第一導電層與所述第二導電層位于不同的平面上;

      3)于所述第一疊層結構及所述第二疊層結構之間形成至少一個環(huán)形非易失材料層,且所述環(huán)形非易失材料層與所述第一導電層和所述第二導電層相接觸;

      4)于所述環(huán)形非易失材料層內側填充滿導電材料以形成導電柱,所述導電柱與各所述第一導電層之間的所述環(huán)形非易失材料層部分以及所述導電柱與所述第二導電層之間的所述環(huán)形非易失材料層部分分別形成存儲單元。

      下面結合具體附圖詳細介紹本發(fā)明的非易失性存儲器件的制備方法。

      如圖1中的S1及圖2至圖3所示,進行步驟1),提供一基板10,于所述基板10表面形成第一絕緣層1121、1122、1123、1124和第一導電層1111、1112、1113交替疊置的第一疊層結構11,其中,所述第一絕緣層1121形成于所述基板10表面。

      具體的,所述基板10可以是本領域中已知的任何半導體基板,諸如單晶硅基板、四四族化合物基板、三五族化合物基板、二六族化合物基板等;也可以是在上述的基板表面的外延層;還可以是任何其它半導體材料或非半導體材料構成的基板,諸如氧化硅基板、玻璃基板、塑料基板、金屬基板或陶瓷基板。另外,所述基板10還可包括在其上制造的集成電路,諸如用于操作存儲單元的驅動電路。

      具體的,所述第一導電層可以由金屬、金屬合金、金屬硅化物、或高摻雜的半導體(如W、WSiX、WN、Ti、TiN摻雜的多晶硅等)等的任何合適的導電材料制成。所述第一絕緣層可以由包括氧化物(例如,氧化硅、Al2O3、HfO2等)、氮化硅及氮氧化硅等在內的任何合適的絕緣材料制成,在此不做限制。

      需要說明的是,在本實施例中,所述第一疊層結構11中包含三層所述第一導電層以及四層所述第一絕緣層,但并不局限于此,所述第一導電層可以為一層、兩層或多層,所述第一絕緣層可以為一層、兩層或多層,可以根據(jù)實際需求設置合適數(shù)量的層。

      作為示例,步驟1)中形成的所述第一疊層結構11為兩個或多個,且各所述第一疊層結構11平行間隔排布。

      作為示例,形成兩個或多個所述第一疊層結構11的方法包括步驟:

      1-1)于所述基板10表面交替形成第一絕緣材料層1521、1522、1523、1524和第一導電材料層1511、1512、1513,如圖2所示;

      1-2)刻蝕步驟1-1)所得到的結構,形成至少一個貫穿所述第一絕緣材料層1521、1522、1523、1524和所述第一導電材料層1511、1512、1513的第一溝槽結構191,以得到兩個或多個所述第一疊層結構11,如圖3所示。

      具體的,于所述基板10表面形成所述第一絕緣材料層1521、1522、1523、1524和所述第一導電材料層1511、1512、1513的方法包括但不限于電鍍、化學氣相沉積、物理氣相沉積或原子層沉積等沉積工藝。

      具體的,在本實施例中,通過光刻和刻蝕的工藝形成所述第一溝槽結構191,其中,所述第一溝槽結構191暴露出了所述第一絕緣層1121、1122、1123、1124以及所述第一導電層1111、1112、1113的垂直于所述基板10的側面,另外,所述第一溝槽結構191也可以同時暴露出其對應的所述基板10的部分,或者以所述第一絕緣材料層1521作為刻蝕停留層,從而避免損害所述基板10。

      如圖1中的S2及圖4至圖5及圖10所示,進行步驟2),于所述第一疊層結構11的至少一側形成與所述第一疊層結構11平行間隔的第二疊層結構12,所述第二疊層結構12包括交替疊置的第二絕緣層1221、1222、1223、1224、1225和第二導電層1211、1212、1213、1214,所述第二絕緣層1221形成于所述基板10表面,其中,相鄰的所述第一導電層如1111與所述第二導電層如1211或1212位于不同的平面上。

      具體的,所述第二疊層結構12中各層數(shù)量的設置同所述第一疊層結構11中的要求,在此不再贅述。

      作為示例,步驟2)中形成的所述第二疊層結構12為兩個或多個,且所述第二疊層結構12與所述第一疊層結構11交替間隔排布。

      具體的,相鄰的所述第一導電層如1111與所述第二導電層如1211或1212位于不同的平面上是指,在垂直于所述基板10的方向上,所述第一導電層與所述第二導電層交替間隔排布,在本實施例中,例如所述第一導電層1111的下表面高于所述第二導電層1211的上表面且低于所述第二導電層1212的下表面。

      具體的,所述第二疊層結構12與所述第一疊層結構11交替間隔排布,優(yōu)選地,二者呈均勻交替間隔排布,其中,所述第一疊層結構11和所述第二疊層結構12的數(shù)量并不以本實施例中的數(shù)量為限,可以根據(jù)實際需求而調整。

      作為示例,形成兩個或多個所述第二疊層結構12的方法包括步驟:

      1-3)于所述第一溝槽結構191對應的基板表面交替形成第二絕緣材料層1621、1622、1623、1624、1625和第二導電材料層1611、1612、1613、1614,且所述第二導電材料層如1611、1612與與其相鄰的所述第一導電層如1111位于不同的平面上,如圖4所示;

      1-4)刻蝕步驟1-3)所得到的結構,在各所述第一溝槽結構191內形成兩個貫穿所述第二絕緣材料層1621、1622、1623、1624、1625和所述第二導電材料層1611、1612、1613、1614的第二溝槽結構192和一個所述第二疊層結構12,其中,所述第二溝槽結構192暴露出所述第一絕緣層1121、1122、1123、1124,所述第一導電層1111、1112、1113,所述第二絕緣層1221、1222、1223、1224、1225和所述第二導電層1211、1212、1213、1214,如圖5所示。

      具體的,所述第二絕緣層以及所述第二導電層的材料的選擇分別與所述第一絕緣層以及所述第一導電層的材料相同,且所述第二絕緣層與所述第一絕緣層的材料可以相同也可以不同,所述第二導電層與所述第一導電層的材料可以相同也可以不同。

      另外,所述第二絕緣材料層1621、1622、1623、1624、1625以及所述第二導電材料層1611、1612、1613、1614交替沉積的工藝包括但不限于電鍍、化學氣相沉積、物理氣相沉積或原子層沉積。

      作為示例,如圖10所示,步驟2)之后還包括步驟:于所述第一疊層結構11與所述第二疊層結構12之間填充電絕緣材料層(圖中未示出)。

      具體的,所述電絕緣材料層可以由包括氧化物(例如,氧化硅、Al2O3、HfO2等)在內的任何合適的絕緣材料制成,其形成工藝包括但不限于電鍍、化學氣相沉積、物理氣相沉積或原子層沉積。

      需要說明的是,所述電絕緣材料層一方面可以作為被刻蝕以定義后續(xù)制備所述環(huán)形非易失材料層13以及所述導電柱14的材料層,另一方面可以實現(xiàn)各元件如存儲單元的隔離等。其最終形成填充于所述第一疊層結構11、所述第二疊層結構12以及后續(xù)形成的所述環(huán)形非易失材料層13之間的電絕緣層17。

      如圖1中的S3及圖6所示,進行步驟3),于所述第一疊層結構11及所述第二疊層結構12之間形成至少一個環(huán)形非易失材料層13,所述環(huán)形非易失材料層13與所述第一導電層1111、1112、1113和所述第二導電層1211、1212、1213、1214相接觸。

      具體的,在本實施例中,若干個環(huán)形非易失材料層13呈均勻間隔排布,且所述環(huán)形非易失材料層13呈對稱分布于所述第一疊層結構11和所述第二疊層結構12之間,其中,所述環(huán)形非易失材料層13與所述第一疊層結構11和所述第二疊層結構12均有交叉,并延伸位于所述基板10表面。

      作為示例,步驟3)中,所述環(huán)形非易失材料層13的材料為多晶硅材料、金屬氧化物材料、開關復合金屬氧化物、石墨開關電阻材料、相變材料、阻變材料或磁變材料中的至少一種。

      具體的,所述非易失材料層13可以包括相變化材料(例如,Ge-Sb-Te)、阻變材料(例如,TaOX/TiO2、Nb2O5/NbO2、TiO2/VO2、HfO2/TiO2、HfO2/CuGeS)等。所述非易失材料層厚度可為5至50納米,不以此為限,在本實施例中,所述非易失材料層厚度優(yōu)選為5納米。

      作為示例,步驟3)中形成的所述環(huán)形非易失材料層13為兩個或多個,所述環(huán)形非易失材料層沿13所述第一疊層結構11的長度方向呈間隔排布。

      作為示例,步驟3)中,形成多個所述環(huán)形非易失材料層13的步驟包括:

      3-1)沿所述第一疊層結構11的長度方向形成多個間隔排布且貫穿所述電絕緣材料層的深孔,所述深孔與所述第一導電層1111、1112、1113及所述第二導電層1211、1212、1213、1214相接觸;

      3-2)于所述深孔側壁形成所述環(huán)形非易失材料層13。

      具體的,通過光刻和刻蝕工藝形成若干個等間距均勻分布的、貫穿所述電絕緣材料層的深孔,所述深孔暴露了所述第一絕緣層、所述第一導電層、所述第二絕緣層、所述第二導電層。另外,采用電鍍、化學氣相沉積、物理氣相沉積或原子層沉積等任何合適的沉積工藝形成所述環(huán)形非易失材料層13。

      如圖1中的S4圖7至圖11所示,進行步驟4),于所述環(huán)形非易失材料層13內側填充滿導電材料以形成導電柱14,所述導電柱14與各所述第一導電層1111、1112、1113之間的所述環(huán)形非易失材料層13部分以及所述導電柱14與各所述第二導電層1211、1212、1213、1214之間所述環(huán)形非易失材料層13部分分別形成存儲單元18。

      具體的,所述導電柱14可以由金屬、金屬合金、金屬硅化物、或高摻雜的半導體(例如,W、WSiX、WN、Ti、TiN、摻雜的多晶硅等)等任何合適的導電材料制成,其形成工藝包括但不限于電鍍、化學氣相沉積、物理氣相沉積或原子層沉積。

      需要說明的是,所述存儲單元18位于所述非易失材料層13中,在所述導電柱14和所述第一導電層1111、1112、1113,或在所述導電柱14與所述第二導電層1211、1212、1213、1214之間分別形成一個所述存儲單元18。所述存儲單元18具有存取數(shù)據(jù)“1”的低阻態(tài)和存取數(shù)據(jù)“0”的高阻態(tài),進一步,所述存儲單元18可以自選通,不需要額外的選通管。其中,所述存儲單元18的電阻值由所述非易失材料層13所采用的材料的不同非晶向厚度或其它的材料特性所決定。

      作為示例,如圖11所示,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離、所述第一導電層1111、1112、1113的寬度、所述第二導電層1211、1212、1213、1214的寬度以及所述第一疊層結構11或所述第二疊層結構12長度方向上相鄰所述環(huán)形非易失材料層13的間距均為F,其中,F(xiàn)為特征線寬,該特征線寬可為10至200納米,不以此為限,在本實施例中,該特征線寬優(yōu)選為50納米。

      具體的,在本實施例中,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離,與所述環(huán)形非易失材料層13之間的間距相同,從而可以保證器件的穩(wěn)定性。當然,在其他實施例中,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離,與所述環(huán)形非易失材料層13之間的間距也可以不同。

      作為示例,所述環(huán)形非易失材料層13的橫截面形狀為圓形環(huán)或方形環(huán),其中,所述圓形環(huán)的外徑大于F且小于1.5F,所述方環(huán)形的外圍邊長大于F且小于1.5F。

      具體的,在其他實施例中,所述環(huán)形非易失材料層13的橫截面形狀也可以為多邊形環(huán)、橢圓形環(huán)或者不規(guī)則結構,在此不做具體限制。

      作為示例,所述第一疊層結構11中相鄰的所述第一導電層如1111、1112的間距與所述第二疊層結構12中相鄰的所述第二導電層1211、1212的間距相等,且沿垂直于所述基板10表面方向上相鄰的所述第一導電層如1111與所述第二導電層1211或1212的間距為所述第一疊層結構中相鄰的所述第一導電層如1111、1112的間距的一半。

      具體的,在本實施例中,所述第一疊層結構11中相鄰的所述第一導電層1111、1112、1113的間距為T,所述第二疊層結構12中相鄰的所述第二導電層1211、1212、1213、1214的間距為T,且沿垂直于所述基板10表面方向上相鄰的所述第一導電層如1111與所述第二導電層如1211或1212的間距為T/2,其中,T為大于0的數(shù)值。

      優(yōu)選地,沿垂直于所述基板10方向上,各所述第一導電層與各所述第二導電層均勻分布,也即,在沿垂直于所述基板10的方向上,一個所述第一導電層或所述第二導電層位于兩個所述第二導電層或所述第一導電層中間的位置,從而也進一步保證了器件的穩(wěn)定性。另外,在其他實施例中,各所述第一導電層與各所述第二導電層之間的距離也可以為其他任意尺寸,并不位于相鄰的不同類導電層的中間位置。

      作為示例,在所述三維非易失性存儲器件工作過程中,電流從所述第一導電層1111、1112、1113或所述第二導電層1211、1212、1213、1214經由所述環(huán)形非易失材料層13流向所述導電柱14;或電流從所述導電柱14經由所述環(huán)形非易失材料層13流向所述第一導電層1111、1112、1113或所述第二導電層1211、1212、1213、1214,以擦寫或讀取存儲單元18。

      需要說明的是,由于所述第一導電層如1111與所述導電柱13相交處可提供一位(bit)存儲,所述第二導電層如1211和同一所述導電柱相13交處可再提供一位(bit)存儲,因此,在每個存儲層內,存儲單元密度為2F2,與之對比,在現(xiàn)有技術中,每個存儲層內存儲單元密度為4F2或者更小的存儲密度,本發(fā)明的方案可以實現(xiàn)高的存儲密度。

      還需說明的是,本發(fā)明中所述第一導電層1111、1112、1113和所述第二導電層1211、1212、1213、1214間隔排列,相比于單純的將第一導電層和第二導電層水平共面排列,本發(fā)明的水平相鄰的存儲單元的距離拉大,也就是說,以本實施例為例,相鄰的第一導電層如1111與第二導電層1211之間距離為而相較于現(xiàn)有技術中的相應結構結論,大于現(xiàn)有的第一導電層和第二導電層之間的距離F,這樣,在對一個存儲單元進行讀寫操作時,相鄰存儲單元的狀態(tài)不易受到影響。

      請繼續(xù)參閱圖8~圖11,本發(fā)明還提供一種三維非易失性存儲器件,其中,所述三維非易失性存儲器件為采用上述制備方法制備而得到的結構,包括;

      基板10;

      至少一個第一疊層結構11,所述第一疊層結構11包括交替疊置的第一絕緣層1121、1122、1123、1124和第一導電層1111、1112、1113,所述第一絕緣層1121位于所述基板10表面;

      至少一個第二疊層結構12,所述第二疊層結構包括交替疊置的第二絕緣層1221、1222、1223、1224、1225和第二導電層1211、1212、1213、1214,所述第二絕緣層1221位于所述基板10表面,其中,所述第二疊層結構12與所述第一疊層結構11平行間隔排布,且相鄰的所述第一導電層如1111與所述第二導電層如1211或1212位于不同的平面上;

      至少一個環(huán)形非易失材料層13,位于所述第一疊層結構11與所述第二疊層結構12之間且所述環(huán)形非易失材料層13與所述第一導電層1111、1112、1113及所述第二導電層1211、1212、1213、1214相接觸;

      導電柱14,位于所述環(huán)形非易失材料層13的內側,其中,所述導電柱14與各所述第一導電層1111、1112、1113之間的所述環(huán)形非易失材料層13部分,以及所述導電柱14與各所述第二導電層1211、1212、1213、1214之間的所述環(huán)形非易失材料層13部分形成存儲單元18。

      具體的,所述基板10可以是本領域中已知的任何半導體基板,諸如單晶硅基板、四四族化合物基板、三五族化合物基板、二六族化合物基板等;也可以是在上述的基板表面的外延層;還可以是任何其它半導體材料或非半導體材料構成的基板,諸如氧化硅基板、玻璃基板、塑料基板、金屬基板或陶瓷基板。另外,所述基板10還可包括在其上制造的集成電路,諸如用于操作存儲單元的驅動電路。

      作為示例,還包括:電絕緣層17,填充于所述第一疊層結構11、所述第二疊層結構12以及所述環(huán)形非易失材料層13之間。

      作為示例,所述第一疊層結構11與所述第二疊層結構12均為兩個或多個,且所述第二疊層結構12與所述第一疊層結構11交替間隔排布。

      具體的,在本實施例中,所述第一疊層結構11中包含三層所述第一導電層以及四層所述第一絕緣層,但并不局限于此,所述第一導電層可以為一層、兩層或多層,所述第一絕緣層可以為一層、兩層或多層,可以根據(jù)實際需求設置合適數(shù)量的層。同理,所述第二疊層結構12中各層數(shù)量的設置同所述第一疊層結構11中的要求,在此不再贅述。

      具體的,所述第二疊層結構12與所述第一疊層結構11交替間隔排布,優(yōu)選地,二者呈均勻交替間隔排布,其中,所述第一疊層結構11和所述第二疊層結構12的數(shù)量并不以本實施例中的數(shù)量為限,可以根據(jù)實際需求而調整。

      作為示例,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離、所述第一導電層1111、1112、1113的寬度、所述第二導電層1211、1212、1213、1214的寬度以及沿所述第一疊層結構11或所述第二疊層結構12長度方向上相鄰所述環(huán)形非易失材料層13的間距均為F,其中,F(xiàn)為特征線寬,該特征線寬可為10至200納米,不以此為限,在本實施例中,該特征線寬優(yōu)選為50納米。

      具體的,在本實施例中,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離,與所述環(huán)形非易失材料層13之間的間距相同,從而可以保證器件的穩(wěn)定性。當然,在其他實施例中,相鄰的所述第一疊層結構11與所述第二疊層結構12之間的距離,與所述環(huán)形非易失材料層13之間的間距也可以不同。

      作為示例,所述環(huán)形非易失材料層13的橫截面形狀為圓形環(huán)或方形環(huán),其中,所述圓形環(huán)的外徑大于F且小于1.5F,所述方環(huán)形的外圍邊長大于F且小于1.5F。

      具體的,在其他實施例中,所述環(huán)形非易失材料層13的橫截面形狀也可以為多邊形環(huán)、橢圓形環(huán)或者不規(guī)則結構,在此不做具體限制。

      作為示例,所述第一疊層結構11中相鄰的所述第一導電層如1111、1112的間距與所述第二疊層結構12中相鄰的所述第二導電層1211、1212的間距相等,且沿垂直于所述基板10表面方向上相鄰的所述第一導電層如1111與所述第二導電層1211或1212的間距為所述第一疊層結構中相鄰的所述第一導電層如1111、1112的間距的一半。

      具體的,在本實施例中,所述第一疊層結構11中相鄰的所述第一導電層1111、1112、1113的間距為T,所述第二疊層結構中相鄰的所述第二導電層1211、1212、1213、1214的間距為T,且沿垂直于所述基板10表面方向上相鄰的所述第一導電層如1111與所述第二導電層如1211或1212的間距為T/2。

      優(yōu)選地,在本實施例中,沿垂直于所述基板10方向上,各所述第一導電層與各所述第二導電層均勻分布,也即,在沿垂直于所述基板10的方向上,一個所述第一導電層或所述第二導電層位于兩個所述第二導電層或所述第一導電層中間的位置,從而也進一步保證了器件的穩(wěn)定性。另外,在其他實施例中,各所述第一導電層與各所述第二導電層之間的距離也可以為其他任意尺寸,并不位于相鄰的不同類導電層的中間位置。

      作為示例,所述環(huán)形非易失材料層13的材料為多晶硅材料、金屬氧化物材料、石墨開關電阻材料、相變材料、阻變材料或磁變材料中的至少一種。另外,所述非易失材料層厚度可為5至50納米,不以此為限,在本實施例中,所述非易失材料層厚度優(yōu)選為5納米。

      具體的,所述第一導電層1111、1112、1113,所述第二導電層1211、1212、1213、1214,所述導電柱14可以由金屬、金屬合金、金屬硅化物、或高摻雜的半導體(例如,W、WSiX、WN、Ti、TiN、摻雜的多晶硅等)等任何合適的導電材料制成,二者可以相同也可以不同,在此不做具體限制。所述第一絕緣層1121、1122、1123、1124,所述第二絕緣層1221、1222、1223、1224、1225,所述電絕緣層17可以由包括例如氧化物(例如,氧化硅、Al2O3、HfO2等)等任何合適的絕緣材料制成,二者可以相同也可以不同,在此不做具體限制。

      綜上所述,本發(fā)明提供一種三維非易失性存儲器件及其制備方法,所述制備方法包括:1)提供一基板,于所述基板表面形成第一絕緣層和第一導電層交替疊置的第一疊層結構,其中,所述第一絕緣層形成于所述基板表面;2)于所述第一疊層結構的至少一側形成與所述第一疊層結構平行間隔的第二疊層結構,所述第二疊層結構包括交替疊置的第二絕緣層和第二導電層,所述第二絕緣層形成于所述基板表面,其中,相鄰的所述第一導電層與所述第二導電層位于不同的平面上;3)于所述第一疊層結構及所述第二疊層結構之間形成至少一個環(huán)形非易失材料層,且所述環(huán)形非易失材料層與所述第一導電層和所述第二導電層相接觸;4)于所述環(huán)形非易失材料層內側填充滿導電材料以形成導電柱,所述導電柱與各所述第一導電層之間的所述環(huán)形非易失材料層部分以及所述導電柱與所述第二導電層之間的所述環(huán)形非易失材料層部分分別形成存儲單元。通過上述方案,本發(fā)明的三維非易失性存儲器件,在存儲層和導電柱相交處可形成兩個存儲單元,存儲密度高,存儲單元串擾小,因此,本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產業(yè)利用價值。

      上述實施例僅例示性說明本發(fā)明的原理及其功效,而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下,對上述實施例進行修飾或改變。因此,舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變,仍應由本發(fā)明的權利要求所涵蓋。

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