本發(fā)明涉及但不限于電子技術，尤指一種pin單元器件及其制備方法和指紋識別傳感器及其制備方法。

背景技術：

pin光電探測器件是光學指紋識別以及x-ray平板探測器的核心電子元器件，其光電特性直接制約著整個系統(tǒng)的性能。而其制備方法又制約了產(chǎn)品生產(chǎn)效率的高低。

在pin單元器件的制備過程中，n型重摻雜層即n+層采用非晶硅(a-si)形成，由于a-si帶隙較窄，對可見光不能完全透明，不能讓更多的可見光到達層，從而降低了pin器件的光響應特性。

技術實現(xiàn)要素：

本發(fā)明提供一種pin單元器件及其制備方法和指紋識別傳感器及其制備方法，能夠提高pin器件的光響應特性。

為了達到本發(fā)明目的，本發(fā)明提供了一種pin單元器件，包括：下部電極、p型重摻雜和本征層pi層、氧化物半導體層、上部電極，以及保護層；其中，

氧化物半導體層為n型重摻雜層n+層。

可選地，所述氧化物半導體為銦鎵鋅氧化物igzo，所述igzo為厚度為400埃的重摻雜n層；

所述igzo的電阻率小于或等于10000。

可選地，所述igzo與所述上部電極同時沉積同時刻蝕。

本申請還提供了一種pin單元器件的制備方法，包括：

以濺射技術沉積出一層金屬薄膜作為門電極，經(jīng)過光刻濕法刻蝕后得到下部電極；

以等離子體化學氣象沉積pecvd技術沉積pi層；

以濺射技術沉積出氧化物半導體層；

以濺射沉積銦錫氧化物半導體透明導電膜ito作為上部電極；

以pecvd技術沉積出氮化硅作為保護層。

可選地，所述氧化物半導體層為銦鎵鋅氧化物igzo。

可選地，還包括：

將所述igzo在pecvd中進行氫氣等離子清洗處理，使所述igzo形成為厚度為400埃的重摻雜n層；

所述igzo的電阻率小于或等于10000。

可選地，所述igzo與所述上部電極同時沉積同時刻蝕。

本申請又提供了一種指紋識別傳感器，包括上述任一項所述的pin器件單元。

本申請再提供了一種指紋識別傳感器的制備方法，包括：

以濺射技術連續(xù)沉積ito、金屬薄膜mo并經(jīng)過半色調(diào)掩膜工藝，濕法刻蝕得到所需圖形，其中，mo圖形作為igzo薄膜晶體管tft門gate圖形，ito圖形作為pin的下部電極；

以等離子體化學氣象沉積pecvd技術沉積出二氧化硅sio2作為tft的gi層，經(jīng)過光刻，干法刻蝕得到所需的圖形；

以濺射技術沉積igzo，經(jīng)過光刻，濕法刻蝕工藝得到所需圖形。一部分圖形作為tft有源active層，另一部分圖形作為pin的n+層；

以濺射技術沉積monb/cu/monb作為sd，經(jīng)過光刻，濕法刻蝕得到所需圖形；

以pecvd技術沉積sio2作為tft鈍化層pvx，經(jīng)過光刻，干法刻蝕得到所需圖形；

以pecvd技術沉積ip層；

以濺射技術沉積mo，經(jīng)過光刻，濕法刻蝕后，得到所需的圖形，一部分圖形作為tft遮光層，另一部分作為pin的上部電極。

可選地，所述沉積ip層之前還包括：對所述igzo進行氫氣等離子處理，使所述igzo的電阻率小于或等于10000。

與現(xiàn)有技術相比，本發(fā)明pin單元器件，其特征在于，包括：下部電極、p型重摻雜和本征層、氧化物半導體層、上部電極，以及保護層；其中，氧化物半導體層為n型重摻雜層n+層。本發(fā)明的pin單元器件中，采用氧化物半導體代替a-si作為n+層，由于氧化物半導體如igzo帶隙較寬，對可見光完全透明，因此，能讓更多的可見光到達層，從而提高了pin器件的光響應特性。

本發(fā)明的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現(xiàn)和獲得。

附圖說明

此處所說明的附圖用來提供對本發(fā)明的進一步理解，構成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構成對本發(fā)明的不當限定。在附圖中：

圖1為本申請pin單元器件實施例的結構示意圖；

圖2為本申請pin器件單元出現(xiàn)整流作用的波形示意圖；

圖3為本申請pin器件單元的信噪比測試示意；

圖4為本申請pin器件單元應用在指紋識別傳感器的實施例的結構示意圖。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，下文中將結合附圖對本發(fā)明的實施例進行詳細說明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。

圖1為本申請pin單元器件實施例的結構示意圖，如圖1所示，本發(fā)明pin器件包括：下部電極、p型重摻雜和本征層即pi層、氧化物半導體層、上部電極，以及保護層。其中，

氧化物半導體可以為：如銦鎵鋅氧化物(igzo，indiumgalliumzincoxide)等。

本發(fā)明的pin單元器件中，采用氧化物半導體代替a-si作為n型重摻雜層即n+層，由于氧化物半導體如igzo帶隙較寬，對可見光完全透明，因此，能讓更多的可見光到達層，從而提高了pin器件的光響應特性。

可選地，igzo為厚度為400埃(a)的重摻雜n層。

可選地，可以通過將igzo在等離子體化學氣象沉積(pecvd)中進行氫氣(h2)等離子(plasma)清洗處理，使得igzo的電阻率達到10000左右，較佳地，igzo的電阻率小于或等于10000。這樣對提高pin器件的光響應特性提供了更好的保障。

可選地，上部電極可以使用銦錫氧化物半導體透明導電膜(ito)來生成。

可選地，igzo層與上部電極的沉積方法都可以采用濺射(sputer)技術來沉積，因此，在沉積完igzo層后可以馬上沉積ito層(本文中稱為同時沉積)，而不需要更換設備，而且，igzo和ito可以同時刻蝕，這樣有效縮短了干刻時間，降低了干刻成本，進而提高了生產(chǎn)效率。

相應地，本發(fā)明pin單元器件的制備方法可以包括：

以sputter技術沉積出一層金屬薄膜如mo(厚度為如2200a)作為門(gate)電極，經(jīng)過光刻(photo)濕法刻蝕(wetetch)后得到下部電極；

以pecvd技術沉積p型重摻雜和本征層即pi層，其中，p層可以是重摻雜的a-si，ph3比例為1％，p層的厚度可以為500a，本征非晶硅a-si層即i層的厚度可以為9000a；

以sputer技術沉積出氧化物半導體層如igzo，可以是厚度為400a重摻雜的n層，也就是說，在本發(fā)明的pin單元器件制備過程中，以sputer技術沉積出氧化物半導體層如igzo作為n+層；進一步地，可以通過將igzo在pecvd中進行h2，plasma清洗處理，使得薄膜的電阻率達到10000左右，較佳地，電阻率小于或等于10000，提高了pin單元器件的光響應特性；

以sputter沉積ito作為上部電極，經(jīng)過photo濕法刻蝕技術后得到所需花樣，采用干刻(dryetch)技術刻蝕pin成所需形狀；

以pecvd技術沉積出氮化硅(sinx)作為保護層，厚度可以是1500a，經(jīng)過photo和刻蝕得出所需的花樣。

可選地，igzo層與上部電極的沉積方法都可以采用濺射(sputer)技術來沉積，因此，在沉積完igzo層后可以馬上沉積ito層，而不需要更換設備，而且，igzo和ito可以同時刻蝕，這樣有效縮短了干刻時間，降低了干刻成本，進而提高了生產(chǎn)效率。

圖2為本發(fā)明pin器件單元出現(xiàn)整流作用的波形示意圖，如圖2所示，在正向偏壓條件下，已經(jīng)形成了明顯的整流作用，也就是說已形成了pn結。

圖3為本申請pin器件單元的信噪比測試示意，如圖3所示，在-5vpn結反偏的狀態(tài)下，假設光照強度為700尼特(nit)時，測試得到的信噪比為10⁴數(shù)量級，這要比采用a-si形成的pin結構高出一個數(shù)量級左右。圖3中，系列1為暗態(tài)下電流，系列2為光態(tài)下電流，電流測試器件的面積為20×20微米，如圖3所示，光態(tài)下電流會更大一些。如圖3所示，采用本發(fā)明的pin器件單元，即使是在(0-5)v的正偏條件下，也能保證信噪比在10⁴數(shù)量級。也就是說，本發(fā)明提供的pin器件單元，完全可以應用在顯示屏中的指紋識別技術中。

本發(fā)明還提供一種指紋識別傳感器，包括上述任一項的pin器件單元。

圖4為本申請pin器件單元應用在指紋識別傳感器的實施例的制備方法形成的結構示意圖，如圖4所示，本發(fā)明指紋識別傳感器的制備方法可以包括：

以sputter技術連續(xù)沉積ito、金屬薄膜如mo，經(jīng)過半色調(diào)掩膜(halftonemask)工藝，wetetch得到所需圖形；其中，mo圖形作為igzo薄膜晶體管(tft)gate圖形，而ito圖形作為pin的下部電極。其中，ito的厚度可以為400a，mo的厚度可以為2200a。

以pecvd技術沉積出二氧化硅(sio2)作為tft的gi層，經(jīng)過photo，dryetch得到所需的圖形；其中，gi層的厚度可以為4000a。

以sputter技術沉積氧化物半導體層如igzo，經(jīng)過photo、wetetch工藝得到所需圖形，其中，一部分圖形作為tft有源(tftactive)層，另一部分圖形作為pin的n+層；其中，igzo層的厚度可以為500a。

以sputter技術沉積三層金屬monb/cu/monb作為sd，經(jīng)過photo、wetetch得到所需圖形。

以pecvd技術沉積sio2作為tft鈍化層(pvx)，經(jīng)過photo、dryetch得到所需圖形；其中，tftpvx層的厚度可以為3000a。

以pecvd技術沉積ip層，沉積之前對igzo進行h2、plasma處理，使igzo的電阻率達到10000以下；其中，p層的厚度可以為500a，i層的厚度可以為9000a。

以sputter技術沉積mo，經(jīng)過photo、wetetch后，得到所需的圖形，其中，一部分圖形作為tft遮光層，另一部分圖形作為pin的上部電極；其中，mo的厚度可以為2200a。

如圖4所示，本發(fā)明中的pin單元器件與氧化物薄膜晶體管(oxidetft)一同制備，這樣，相比于現(xiàn)有技術中的先制備oxidetft再制備pin器件單元的方法，大大提高了生產(chǎn)效率。

可選地，在沉積ip層之前還包括：

對igzo進行h2plasma處理。使igzo的電阻率達到10000以下，提高了pin單元器件的光響應特性。

本發(fā)明實施例還提供了一種計算機可讀存儲介質(zhì)，存儲有計算機可執(zhí)行指令，所述計算機可執(zhí)行指令用于執(zhí)行上述任一項的pin單元器件的制備方法，和/或指紋識別傳感器的制備方法。

本發(fā)明還提供一種用于實現(xiàn)pin單元器件的制備方法的裝置，至少包括存儲器和處理器，其中，

存儲器中存儲有以下可執(zhí)行指令：在pin單元器件制備過程中，以sputer技術沉積出氧化物半導體層如igzo作為n+層。

顯然，本領域的技術人員應該明白，上述的本發(fā)明的各模塊或各步驟可以用通用的計算裝置來實現(xiàn)，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成的網(wǎng)絡上，可選地，它們可以用計算裝置可執(zhí)行的程序代碼來實現(xiàn)，從而，可以將它們存儲在存儲裝置中由計算裝置來執(zhí)行，并且在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟，或者將它們分別制作成各個集成電路模塊，或者將它們中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的硬件和軟件結合。

以上所述，僅為本發(fā)明的較佳實例而已，并非用于限定本發(fā)明的保護范圍。凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。