本申請為分案申請，其原申請是2015年2月27日進入中國國家階段、國際申請日為2013年6月7日的國際專利申請pct/us2013/044806，該原申請的中國國家申請?zhí)柺?01380045169.2，發(fā)明名稱為“形成于全局隔離或局部隔離的襯底上的三維的鍺基半導體器件”。

本發(fā)明的實施例涉及半導體器件的領域，并且尤其涉及形成于全局隔離或局部隔離的襯底上的三維的鍺基半導體器件。

背景技術：

在過去幾十年中，集成電路中特征的按比例縮放已經(jīng)是日益增長的半導體產(chǎn)業(yè)的驅(qū)動力。按比例縮放到越來越小的特征使得能夠增大半導體芯片的有限的基板面上功能單元的密度。例如，縮小晶體管尺寸容許在芯片上并入所增大的數(shù)量的存儲器件，導致制造具有增大容量的產(chǎn)品。然而，對更多容量的驅(qū)動不是沒有問題。優(yōu)化每一個器件的性能的必要性變得越來越顯著。

在集成電路器件的制造中，隨著設備尺寸繼續(xù)按比例縮小，諸如三柵極晶體管之類的多柵極晶體管已經(jīng)變得更加普遍。在常規(guī)工藝中，普遍在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些情形下，由于體硅襯底的降低成本并且其使得不太復雜的三柵極制造過程成為可能，所以提硅襯底是優(yōu)選的。在其它情形下，由于三柵極晶體管的改善的短溝道行為，絕緣體上硅襯底是優(yōu)選的。

由全局隔離或局部隔離形成的絕緣體上硅襯底還可以用于制造柵極全包圍。許多不同的技術已經(jīng)嘗試制造這種三維隔離溝道器件。然而，對于這種半導體器件，在隔離形成的領域中仍然需要重大改善。

在另一方面中，已經(jīng)嘗試了許多不同該技術來改善晶體管的遷移率。然而，在半導體器件的電子和/或空穴遷移率改善的領域中仍需要顯著進步。

附圖說明

圖1a-1k示出了根據(jù)本發(fā)明的實施例的制造半導體器件的方法中的各個操作的橫截面視圖。

圖2a-2k示出了根據(jù)本發(fā)明的實施例的制造半導體器件的另一種方法中的各個操作的橫截面視圖。

圖3a-3g示出了根據(jù)本發(fā)明的實施例的制造半導體器件的另一種方法中的各個操作的橫截面視圖。

圖4a示出了根據(jù)本發(fā)明的實施例的基于納米線的半導體結構的三維橫截面視圖。

圖4b示出了根據(jù)本發(fā)明的實施例的圖4a中如沿著a-a’軸所得到的基于納米線的半導體結構的橫截面溝道視圖。

圖4c示出了根據(jù)本發(fā)明的實施例的圖4a中如沿著b-b’軸所得到的基于納米線的半導體結構的橫截面間隔體視圖。

圖5示出了根據(jù)本發(fā)明的實施例的一個實施方式的計算設備。

具體實施方式

描述了形成在全局隔離或局部隔離的襯底上的三維的鍺基半導體器件。在下面的描述中，闡述了許多具體細節(jié)，諸如具體集成度和材料域，以便提供對本發(fā)明的實施例的徹底理解。對于本領域技術人員將顯而易見的是，本發(fā)明的實施例可以在沒有這些具體細節(jié)的情況下得以實施。在其它情形中，諸如集成電路設計版圖之類的眾所周知的特征未詳細描述，以便不會沒有必要地模糊本發(fā)明的實施例。此外，應當理解的是，圖中所示出的各個實施例是示例性表示，而不必按比例繪制。

本發(fā)明的一個或多個實施例涉及隔離襯底上的硅鍺(sige)或鍺(ge)三維體結構(例如，fin)的集成。例如，可以通過使用絕緣體上硅(soi)或鰭狀物下方氧化(under-fin-oxidation)(ufo)方法來在下方體襯底之上但與該下方體襯底隔離地制造這種三維含鍺半導體基體。含鍺半導體基體可以基本上完全由鍺構成，或者可以大體上由鍺構成。在實施例中，含鍺半導體基體由至少50％的鍺(諸如在sixgey(y>0.5))以及可以大約70％的鍺構成。在其它實施例中，含鍺半導體基體由至少98％的鍺構成。在實施例中，含鍺半導體基體對于空穴載流子遷移率是適合的或最佳的，例如，如在pmos類型半導體器件中。

本文所描述的工藝流程可以適用于針對例如14納米節(jié)點和較小器件代的三柵極和fin-fet晶體管。一個或多個實施例涉及在硅(si)緩沖或釋放層上沉積sige或gefin(例如，含鍺fin)，并且在隨后的工藝中選擇性地去除si緩沖或釋放層，以便使得能夠制造sige或gefin柵極全包圍或接觸部全包圍的結構或器件。如果需要將另外的si緩沖用作保護性的頂部層，那么同樣還可以在fin的頂部沉積另外的si緩沖，并且隨后可以選擇性地去除該另外的緩沖。si釋放或緩沖層中不是所有的部分都必須從含鍺半導體基體下方去除，例如，部分可以保留在柵極間隔體下方。

通常，一個或多個實施例針對在fin結構中制造sige或ge材料溝道。在sio2上具有sige或gefin以便用于完全利用未摻雜的溝道(例如，不具有子fin泄漏)并且最小化柵極誘導漏極泄漏(gidl)或結泄漏可能是有利的。然而，sige或ge不可在sio2上外延生長(例如，為了形成soi狀襯底)。此外，鰭狀物下方氧化方法必須小心地執(zhí)行，以便避免使形成的氧化物與sige或ge進行接觸。這種接觸可以另外誘導sige聚合(例如，ge％非均勻性)、geo2或geo的生成，兩者都是針對晶體管性能的非常差的氧化物。

本文所描述的實施例可以涉及在si緩沖層(如果從soi襯底)上面或在si晶圓(如果epi襯底+ufo)上面沉積sige或ge，并且隨后利用選擇性si刻蝕工藝來去除si層。這種方法使得在源極區(qū)和漏極區(qū)(s/d)中制造柵極和/或接觸部全包圍結構中的柵極全包圍fin結構的機會成為可能。

各種方法可以用于制造形成在全局隔離或局部隔離的襯底上的三維的鍺基半導體器件。例如，在以下所描述的圖3a-3g中，已經(jīng)在形成含鍺半導體基體層之前形成了介入絕緣層。在其它實施例中，諸如針對以下聯(lián)系圖1a-1k和圖2a-2k所描述的工藝方案的情況，繼含鍺半導體基體形成之后形成了介入絕緣層。從而，本發(fā)明的一個或多個實施例針對具有三維含鍺基體或形成在諸如體單晶硅襯底之類的體襯底之上的有源極區(qū)(例如，fin)的多個半導體器件。多個器件中的一個或多個器件受到鰭狀物下方氧化(ufo，以下將更詳細地進行描述)工藝，以便從下方體襯底隔離或至少限制器件。相應地，一個或多個實施例包括使用了選擇性(與全局相對)ufo工藝來制造工藝，以便提供針對目標器件的選擇性襯底隔離。然而，其它實施例針對具有三維含鍺基體或在全局絕緣襯底上形成的有源極區(qū)的多個半導體器件。

此外，在一些實施例中，諸如針對以下聯(lián)系圖1a-1k、圖2a-2k以及圖3a-3g所描述的工藝方案的情況，在釋放含鍺半導體基體層的一部分之后制造柵極電極，使得能夠形成例如柵極全包圍半導體器件。從而，集中于本發(fā)明中的實施例的柵極全包圍方面和/或?qū)嵤├慕佑|部全包圍方面，不同的方法可以用來提供包圍溝道區(qū)的柵極或包圍源極/漏極區(qū)的接觸部，或兩者。同樣，期望柵極全包圍和接觸部全包圍結構改善短溝道性能和晶體管接觸電阻(例如，降低外部r(rexternal))。正因如此，本文描述了高性能、低泄漏晶體管技術方法。

在采用了ufo方法的第一例子中，圖1a-1k示出了根據(jù)本發(fā)明的實施例的制造三維含鍺半導體器件的各個操作的橫截面視圖。參考圖1a，初始的半導體結構100包括設置在諸如基體硅襯底之類的半導體襯底102上的諸如鍺(ge)或硅鍺(sige)鰭狀物之類的含鍺半導體基體106。諸如氮化硅硬掩模層之類的硬掩模層110被設置在含鍺半導體基體106上。例如通過保形層沉積和回刻來沿著含鍺半導體基體106的側(cè)壁形成了諸如氮化硅間隔體之類的間隔體112，如圖1b中所描繪的。參考圖1c，去除襯底102的暴露的部分，以便在半導體基體106下方提供半導體基底120。例如，在含鍺半導體基體106由氮化硅硬掩模和間隔體保護的情況下，可以在沒有影響含鍺半導體基體106的情況下選擇性地形成硅半導體基底120。然后對半導體基底120進行氧化，以便形成具有鳥嘴部分123的隔離基底122，如在圖1d中所描繪的。還可以在剩余襯底102的頂部部分中發(fā)生氧化，如也在圖1d中所描繪的。然而，半導體基底120的上部部分處的氧化是不完全的(例如，導致鳥嘴部分123)，留下硅釋放層105。參考圖1e，去除間隔體和硬掩模，以便留下隔離基底122/123、硅釋放層105、以及剩余的含鍺半導體基體。將描述的剩余部分僅僅集中于一個含鍺半導體基體106，可以形成電介質(zhì)圖形130(例如層間電介質(zhì)(ild)圖形)，以便包圍半導體基體106、硅釋放層105、以及隔離基座122/123，如圖1f中所描繪的。然后可以例如通過使用hf溶液去除氧化物來去除隔離基底122的鳥嘴部分123，如在圖1g中所描繪的。應當理解的是，還可以腐蝕剩余隔離基座122的一部分。參考圖1h，選擇性地去除硅釋放層105的部分，以便提供在隔離基底122上方的含鍺半導體基體106的完全曝光的部分132。例如，在一個實施例中，去除了在含鍺半導體基體106的溝道區(qū)下方的硅釋放層105的部分，例如以便最終使得能夠形成柵極全包圍結構。在另一個實施例中，去除了在含鍺半導體基體106的源極/漏極區(qū)下方的硅釋放層105的部分，例如以便最終使得能夠形成接觸部全包圍結構。在另一個實施例中，在工藝流程中的不同階段，去除了在含鍺半導體基體106的溝道區(qū)下方的硅釋放層105的部分和去除了在含鍺半導體基體106的源極/漏極區(qū)下方的硅釋放層105的部分，例如以便最終形成柵極全包圍和接觸部全包圍的結構。使用第一情況作為例子，在圖1h中的結構內(nèi)形成柵極疊置體140，以便提供柵極全包圍結構140，如在圖1i中所描繪的。柵極疊置體140包括包圍含鍺半導體基體106的溝道區(qū)132的柵極電介質(zhì)層142和柵極電極144材料。在工藝流程中的不同階段，如在圖1j中所描繪的，去除在源極區(qū)和漏極區(qū)160下方的硅釋放層105的部分，以便使得能夠最終形成接觸部全包圍結構。參考圖1k，在柵極疊置體為非永久的情況下，可以利用諸如高-k且金屬的柵極疊置體之類的永久的柵極疊置體170來替代柵極疊置體。

應當理解的是，在以上的圖1e之后，可以選擇在圖1f-1j中所示出的操作的不同組合，以用于工藝。例如，可以利用外延區(qū)來替代含鍺半導體基體106的源極區(qū)和漏極區(qū)。同樣，不需要去除在區(qū)域160下方的硅釋放層105的部分。另外，將圖1j作為例子參考，可以保留來自工藝的偽結構。例如，硅釋放層105的區(qū)域105a可以保留在柵極電極間隔體165下方?？傊?，然而，在一般實施例中，圖1a-1k示出了示范性工藝流程，其中僅僅在含鍺鰭狀結構的頂部處使用了犧牲的硅層。圖1j和1k表示fin切口(1j)與多晶硅(poly)切口(1k)橫截面視圖之間的對比，其中，前者示出了保留在間隔體下方的si層和在源極區(qū)和漏極區(qū)中創(chuàng)建溝槽接觸部卷繞式結構以便降低外部電阻的可能性。

再次參考圖1d，在實施例中，對半導體基底120的暴露的部分進行氧化，以便通過“鰭狀物下方氧化”(ufo)來形成隔離基底122。在實施例中，如果正在對相同或相似的材料進行氧化，那么可能需要使用間隔體。在實施例中，氧化環(huán)境或相鄰的氧化材料可以用于ufo。然而，在另一個實施例中，可以使用氧植入。在一些實施例中，在ufo之前使材料的一部分凹進，其可以降低氧化期間所謂鳥嘴形成的程度。從而，可以通過首選凹進或通話氧化植入或其組合來直接執(zhí)行氧化。在另一個實施例中，替代ufo，執(zhí)行對鰭狀物的底部的材料(例如，已經(jīng)先前在諸如硅鍺或硅襯底之類的另外的鰭狀材料沉積之前沉積在硅圓片上的材料)的選擇性去除并且利用諸如二氧化硅或氮化硅之類的電介質(zhì)材料來替代被去除的鰭狀物的底部的材料。在ufo情況或選擇性材料去除情況下，執(zhí)行再氧化或材料替代的位置可以改變。例如，在一個這種實施例中，在底切位置處、在替代柵極操作處、或在通接觸部操作處或其組合，在柵極刻蝕之后(post)、在間隔體刻蝕之后執(zhí)行再氧化或材料去除。

再次參考圖1h，在實施例中，利用濕法刻蝕選擇性地硅釋放層105的一部分，所述濕法刻蝕選擇性地去除硅釋放層105部分而不刻蝕含鍺的基體106。可以利用諸如氫氧化物水溶液化學成分(包括例如氫氧化銨和氫氧化鉀)之類的刻蝕化學成分來選擇性地刻蝕硅。從而，可以從硅鍺或鍺鰭狀結構去除硅層。

再次參考圖1f-1k，可以通過替代柵極工藝來制造柵極疊置體結構。在該方案中，諸如多晶硅或氮化硅柱狀材料之類的偽柵極材料可以被去除并且利用永久柵極電極材料來替代。在一個這種實施例中，與從更早的工藝開始執(zhí)行不同，在此工藝中還形成永久柵極電極電介質(zhì)層。在實施例中，可以通過干法刻蝕或濕法刻蝕工藝來去除偽柵極。在一個實施例中，偽柵極由多晶硅或非晶硅構成，并且利用包括sf6的干法刻蝕工藝進行去除。在另一個實施例中，偽柵極由多晶硅或非晶硅構成，并且利用包括nh4oh溶液或四甲基氫氧化銨的濕法刻蝕工藝進行去除。在一個實施例中，偽柵極由氮化硅構成，并且利用包括磷酸水溶液的濕法刻蝕進行去除。

在采用ufo方法的第二例子中，圖2a-2k示出了根據(jù)本發(fā)明的實施例的制造三維含鍺半導體器件的方法中的各個操作的橫截面視圖。參考圖2a，初始的半導體結構200包括設置在諸如基體硅襯底之類的半導體襯底202上的諸如鍺(ge)或硅鍺(sige)鰭狀物之類的含鍺半導體基體206。諸如頂部硅釋放層之類的頂部半導體釋放層205b被設置在含鍺半導體基體206上。諸如氮化硅硬掩模層之類的硬掩模層210被設置在頂部半導體釋放層205b上。例如通過保形層沉積和回刻來沿著含鍺半導體基體206的側(cè)壁形成了諸如氮化硅間隔體之類的間隔體212，如圖2b中所描繪的。參考圖2c，去除襯底202的暴露的部分，以便在半導體基體206下方提供半導體基底220。例如，在含鍺半導體基體206由氮化硅硬掩模和間隔體來保護的情況下，可以在沒有影響含鍺半導體基體206的情況下選擇性地形成硅半導體基底220。然后對半導體基底220進行氧化，以便形成具有鳥嘴部分223的隔離基底222，如在圖2d中所描繪的。還可以在剩余襯底202的頂部部分中發(fā)生氧化，如也在圖2d中所描繪的。然而，半導體基底220的上部部分處的氧化是不完全的(例如，導致鳥嘴部分223)，留下硅釋放層205a。參考圖2e，去除間隔體和硬掩模，以便留下隔離基底222/223、底部硅釋放層205a、頂部硅釋放層205b、以及剩余的含鍺半導體基體206。將描述的剩余部分僅僅集中于一個含鍺的半導體基體206，可以形成電介質(zhì)圖形230(例如層間電介質(zhì)(ild)圖形)，以便包圍半導體基體206、硅釋放層205a和205b、以及隔離基座222/223，如圖2f中所描繪的。然后例如通過使用hf溶液去除氧化物來去除隔離基底222的鳥嘴部分223，如在圖2g中所描繪的。應當理解的是，還可以腐蝕剩余隔離基座222的一部分。參考圖2h，選擇性地去除硅釋放層205a和205b的部分，以便提供在隔離基底222上方的含鍺的半導體基體206的完全曝光的部分232。例如，在一個實施例中，去除了在含鍺半導體基體206的溝道區(qū)下方和上方的硅釋放層205a和205b的部分，例如以便最終使得能夠形成柵極全包圍結構。在另一個實施例中，去除了在含鍺半導體基體206的源極/漏極區(qū)下方和上方的硅釋放層205a和205b的部分，例如以便最終使得能夠形成接觸部全包圍結構。在另一個實施例中，在工藝流程中的不同階段，去除了在含鍺半導體基體206的溝道區(qū)下方和上方的硅釋放層205a和205b的部分和去除了在含鍺半導體基體206的源極/漏極區(qū)下方和上方的硅釋放層205a和205b的部分，例如以便最終能夠形成柵極全包圍和接觸部全包圍結構。使用第一情況作為例子，在圖2h中的結構內(nèi)形成柵極疊置體240，以便提供柵極全包圍結構240，如在圖2i中所描繪的。柵極疊置體240包括包圍含鍺半導體基體206的溝道區(qū)232的柵極電介質(zhì)層242和柵極電極244材料。在工藝流程中的不同階段，如在圖2j中所描繪的，去除在源極區(qū)和漏極區(qū)260下方和上方的硅釋放層205a和205b的部分，以便使得能夠最終形成接觸部全包圍結構。參考圖2k，在柵極疊置體240不是永久的情況下，可以利用諸如高-k且金屬的柵極疊置體之類的永久柵極疊置體270來替代柵極疊置體。

應當理解的是，在以上的圖2e之后，可以選擇在圖2f-2k中所示出的操作的不同組合，以用于工藝。例如，可以利用外延區(qū)來替代含鍺半導體基體206的源極區(qū)和漏極區(qū)。同樣，不需要去除在區(qū)域260下方和上方的硅釋放層205a和205b的部分。另外，將圖2j作為例子參考，可以保留來自工藝的偽結構。例如，硅釋放層205a和205b的區(qū)域205a’和205b’可以保留在柵極電極間隔體265下方。總之，然而，在一般實施例中，圖2a-2k示出了示范性工藝流程，其中在含鍺鰭狀結構的頂部和底部兩處使用了犧牲的硅層。圖2j和2k表示fin切口(2j)與多晶硅切口(2k)橫截面視圖之間的對比，其中，前者示出了保留在間隔體下方的si層和在源極區(qū)和漏極區(qū)中創(chuàng)建溝槽接觸部卷繞式結構以降低外部電阻的可能性。

在利用了已經(jīng)形成的隱埋氧化物方法的例子中，圖3a-3f示出了根據(jù)本發(fā)明的實施例的制造半導體器件的另一種方法中的各個操作的橫截面視圖。參考圖3a，初始的半導體結構300包括設置在諸如硅釋放層之類的半導體釋放層305上的諸如硅鍺或鍺鰭狀物之類的含鍺半導體基體306。硅釋放層305被設置在諸如絕緣體上硅(soi)襯底的隱埋sio2層之類的絕緣層304上。絕緣層304被設備在諸如硅襯底之類的襯底302上。諸如氮化硅硬掩模層之類的硬掩模層310被設置在含鍺半導體基體306上。例如通過干法刻蝕工藝對硅釋放層305進行圖形化，以便暴露絕緣層304，如在圖3b中所描繪的。將描述的剩余部分僅僅集中于一個含鍺半導體基體306，可以去除硬掩模310并且形成電介質(zhì)圖形330(例如層間電介質(zhì)(ild)圖形)，以便包圍含鍺半導體基體306和硅釋放層305，如圖3c中所描繪的。盡管在圖3c中未描繪，但是源極和漏極替代和/或替代柵極工藝還可以在此部分之前或之后執(zhí)行。參考圖3d，去除了硅釋放層305(和諸如聯(lián)系圖2a-2k所描述的頂部硅釋放層(如果存在的話))。然后，可以形成柵極電介質(zhì)層342和金屬柵極電極344，如在圖3e中所描繪的。分別參考圖3f和3g(后者是對圖3e的重復)，提供了fin切口380與多晶硅切口390視圖之間的對比。在前者視圖中，在源極和漏極(s/d)區(qū)中制造溝槽接觸部卷繞式的可能性是可得到的。其它特征可以是如以上聯(lián)系圖1j/1k和圖2j/2k所描述的。

應當理解的是，另外的線結構(諸如以上聯(lián)系圖4a-4c所描述的那些線結構)還可以聯(lián)系以上在圖1a-1k、圖2a-2k以及圖3a-3g中所描述和示出的鰭狀結構來制造。例如，圖4a示出了根據(jù)本發(fā)明的實施例的基于納米線的半導體結構的三維橫截面視圖。圖4b示出了圖4a中如沿著a-a’軸所得到的基于納米線的半導體結構的橫截面溝道視圖。圖4c示出了圖4a中如沿著b-b’軸所得到的基于納米線的半導體結構的橫截面間隔體視圖。

參考圖4a，半導體器件400包括被設置在襯底402上方的一個或多個豎直疊置的納米線(404組)。本文的實施例以單線器件和多線器件兩者為目標。例如，出于示例性目的示出了具有納米線404a、404b以及404c的三維基于納米線的器件。出于描述的方便，納米線404a用于其中描述僅僅集中于納米線中的一條納米線的例子。應當理解的是，在描述了一條納米線的屬性的情況下，基于多個納米線的實施例可以具有針對納米線中的每一條納米線的相同的屬性。

納米線404中的每一條納米線包括設置在納米線中的含鍺溝道區(qū)406。含鍺溝道區(qū)406具有長度(l)。參考圖4b，含鍺溝道區(qū)還包括與長度(l)正交的周邊。參考圖4a和圖4b兩者，柵極電極疊置體408包圍納米線404c和納米線404b的含鍺溝道區(qū)406中的每一個含鍺溝道區(qū)的整個周邊。在一個實施例中，半導體釋放層490部分(以上更詳細地描述的)未出現(xiàn)在納米線404a的含鍺溝道區(qū)406的下方，并且由此器件400是相對于第一納米線404a的柵極全包圍器件。然而，在另一個實施例中，半導體釋放層490部分出現(xiàn)在納米線404a的含鍺溝道區(qū)406的下方，并且由此器件400不是相對于第一納米線404a的柵極全包圍器件。柵極電極疊置體408包括沿著設置在含鍺溝道區(qū)406與柵極電極(未示出)之間的柵極電介質(zhì)層的柵極電極。

再次參考圖4a，納米線404中的每一條納米線還包括源極區(qū)和漏極區(qū)410和412，源極區(qū)和漏極區(qū)410和412可能是設置在含鍺溝道區(qū)406的任一側(cè)上的納米線中的含鍺源極區(qū)和漏極區(qū)。接觸部414的對被設置在源極區(qū)/漏極區(qū)410/412上面。參考圖4a和圖4b兩者，該接觸部414的對被設置在源極區(qū)/漏極區(qū)410/412上方。在一個實施例中，半導體釋放層490部分(以上更詳細地描述的)未出現(xiàn)在納米線404a的源極區(qū)或漏極區(qū)410或412下方，并且器件400從而是關于第一納米線404a的接觸部全包圍器件。然而，在另一個實施例中，半導體釋放層490部分出現(xiàn)在納米線404a的源極區(qū)或漏極區(qū)410或412下方，并且器件400從而不是關于第一納米線404a的接觸部全包圍器件。

再次參考圖4a，在一個實施例中，半導體器件400還包括間隔體416的對。間隔體416被設置在柵極電極疊置體408與接觸部414的對之間。如以上所描述的，在至少幾個實施例中，含鍺溝道區(qū)和源極區(qū)/漏極區(qū)被制造為分離的。然而，納米線404中不是所有區(qū)域需要或者甚至可以被制造為分離的。例如，參考圖4c，納米線404-404c在間隔體416下方的位置處不是分離的。在一個實施例中，納米線404a-404c的疊置體具有位于其間的介入半導體材料418，諸如介入在硅鍺或鍺納米線之間的硅，反之亦然。在一個實施例中，底部納米線404a仍然與半導體釋放層490部分接觸。從而，在實施例中，在間隔體中的一個或兩者下方的多條豎直疊置的納米線的一部分是未分離的。

半導體釋放層490可以是諸如以上所描述的釋放層105/205/305之類的層(或其殘余部分)。在一個實施例中，半導體釋放層490由硅構成，以及覆蓋的納米線404a由硅鍺或鍺構成。在實施例中，去除了在納米線404a的含鍺溝道區(qū)下方的半導體釋放層490的部分，以及可以形成柵極全包圍結構。在實施例中，去除了在納米線404a的溝道區(qū)和源極區(qū)以及漏極區(qū)下方的半導體釋放層490的部分，以及可以形成柵極全包圍結構和接觸部全包圍結構。

根據(jù)本發(fā)明的實施例，半導體器件400的一條或多條納米線404a-404c是單軸應變的納米線。從而，半導體器件可以由單個單軸應變的納米線(例如，404a)或由多個豎直疊置的單軸應變的納米線(404a-404c)來制造，如在圖4a中所描繪的。單軸應變的納米線或多條納米線可以是具有拉伸應變或具有壓縮應變的單軸應變的。在實施例中，壓縮單軸應變的納米線具有由硅鍺(sixgey，其中0<x<100，以及0<y<100)或鍺構成的溝道區(qū)。在實施例中，pmos半導體器件由具有單向壓縮應變的納米線來制造。

參考圖4a-4c，半導體器件400還包括設置在體襯底402與納米線404a-404c之間的電介質(zhì)層430。在實施例中，電介質(zhì)層430在襯底402上是有效連續(xù)的，并且是全局絕緣層。在一個實施例中，電介質(zhì)層430由諸如但不限于二氧化硅、氮氧化硅或氮化硅的電介質(zhì)材料構成。在另一個實施例中，納米線404a-404c是由隔離基底從體襯底402隔離的，例如，其是局部隔離的。隔離基底可以由適合于電地將納米線404a的至少一部分(如果不是全部的話)從體襯底隔離的材料構成。例如，在一個實施例中，隔離基底由諸如但不限于二氧化硅、氮氧化硅或氮化硅的電介質(zhì)材料構成。在實施例中，隔離基底由體襯底402的半導體材料的氧化物構成。

在實施例中，術語“隔離基底”用于描述在給定時刻形成的分離的隔離結構，例如僅僅在溝道區(qū)下方形成的分離結構或僅僅在源極區(qū)和漏極區(qū)對下方形成的分離結構對，或在溝道區(qū)下方以及在源極區(qū)和漏極區(qū)對下方形成的分離結構。在另一個實施例中，術語“隔離基底”用于表達在不同時刻形成的隔離結構的組合，例如與在源極區(qū)和漏極區(qū)對下方、在不同時刻形成的分離結構對相關聯(lián)的在溝道區(qū)下方形成的分離結構。

體襯底402可以由耐制造工藝的半導體材料構成。在實施例中，體襯底402由晶體硅、摻雜有諸如但不限于磷、砷、硼或其組合電荷載流子的硅/鍺層或鍺層構成。在一個實施例中，體襯底402中硅原子的濃度大于97％。在另一個實施例中，體襯底402由在不同的晶體襯底上生長的外延層(例如，在摻雜硼的體硅單晶襯底上生長的硅外延層)構成。體襯底402可以替代地由ⅲ-ⅴ族材料構成。在實施例中，體襯底402由諸如但不限于氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合的ⅲ-ⅴ族材料構成。在一個實施例中，體襯底402由ⅲ-ⅴ族材料構成，并且電荷載流子摻雜劑雜質(zhì)原子是諸如但不限于碳、硅、鍺、氧、硫、硒或碲的原子。在另一個實施例中，體襯底402是未摻雜的或僅僅輕摻雜的。

在實施例中，柵極電極疊置體408的柵極電極由金屬柵極構成，以及柵極電介質(zhì)層由高-k材料構成。例如，在一個實施例中，柵極電介質(zhì)層由諸如但不限于氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化鋯、硅酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉭鈧鉛、鈮酸鉛鋅、或其組合構成。此外，柵極電介質(zhì)層的一部分可以包括從半導體納米線404a-404c的外部幾層形成的自然氧化物的層。在實施例中，柵極電介質(zhì)層由頂部高-k部分和由半導體材料的氧化物構成的較低部分來構成。在一個實施例中，柵極電介質(zhì)層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的頂部部分構成。

在一個實施例中，柵極電極由諸如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或?qū)щ娊饘傺趸锏慕饘賹訕嫵伞Ｔ诰唧w實施例中，柵極電極由在金屬功函數(shù)設定層上方形成的非功函數(shù)設定填充材料構成。

在實施例中，接觸部416由金屬種類來制造。金屬種類包括諸如鎳或鈷之類的純金屬，或者可以是諸如金屬-金屬合金或金屬-半導體合金(例如，諸如硅化物材料)之類的合金。在實施例中，間隔體416由諸如但不限于二氧化硅、氮氧化硅或氮化硅的絕緣的電介質(zhì)材料構成。

半導體器件400可以是并入了柵極、一個或多個溝道區(qū)以及一對或多對源極區(qū)/漏極區(qū)的任何半導體器件。在實施例中，半導體器件400是諸如但不限于mos-fet、存儲晶體管、或微機電系統(tǒng)(mems)的半導體器件。在一個實施例中，半導體器件400是三維mos-fet，并且是獨立器件或多個嵌套器件中的一個器件。如針對典型的集成電路將意識到的，n-和p-溝道晶體管兩者都可以在單個襯底上制造，以便形成cmos集成電路。

盡管以上所描述的器件400是針對單個器件，例如，nmos或pmos器件，cmos架構還可以被形成為包括被設置在相同襯底上或上方的nmos和pmos溝道器件兩者。然而，多個這種nmos器件可以被制造為具有不同的半導體基體高度和/或可以與下方的體襯底隔離或耦合到下方的體襯底。同樣，多個這種pmos器件可以被制造為具有不同的半導體高度和/或可以與下方的體襯底隔離或耦合到下方的體襯底。此外，未示出的另外的工藝可以包括諸如后端互連形成和半導體管芯封裝之類的工藝操作。

cmos架構還可以被形成為包括被設置在相同襯底上或上方的基于nmos和pmos納米線的器件?？梢酝ㄟ^對來自多層外延層疊置體的犧牲層的選擇性刻蝕來形成納米線/納米帶結構。外延層可以用作溝道或者可以選擇性地去除，以便形成針對柵極全包圍結構的間隙。在外延線下方的隔離層可以提供電隔離并且形成針對柵極全包圍的底部間隙。最簡單的cmos集成方案采用利用相同材料制造的n/pmos溝道。該工藝更容易制造，因為其采用單個選擇性刻蝕。然而，可能需要應變技術來促進器件性能。根據(jù)本發(fā)明的實施例，可以利用初始的材料疊置體的獨特特征來集成針對較高遷移率而優(yōu)化的不同的nmos和pmos溝道材料。例如，在一個實施例中，nmos器件的犧牲層用作pmos溝道，以及pmos的犧牲層用作nmos溝道。由于可以在工藝期間去除犧牲層，所以使得溝道材料的獨立選擇和優(yōu)化是可能的。

通常，能夠執(zhí)行本文所描述的一個或多個實施例來改善例如14納米和更小節(jié)點產(chǎn)品的性能，并且降低可能產(chǎn)生的泄漏。降低可能產(chǎn)生的泄漏對于具有非常嚴格的備用電源需求的片上系統(tǒng)(soc)產(chǎn)品可能是特別重要的。此外，其它或相同實施例可以利用溝道材料工程的較高遷移率屬性，該溝道材料工程使用了sige或ge空穴載流子溝道材料。同樣，期望柵極全包圍和/或接觸部全包圍結構能夠改善短溝道性能和晶體管接觸電阻。

本發(fā)明的一個或多個實施例涉及改善pmos晶體管的溝道遷移率。可以例如在溝道區(qū)中使用含鍺半導體材料來改善遷移率。從而，本文所描述的一個或多個方法為pmos晶體管提供了溝道區(qū)中的適合的高遷移率材料。在實施例中，提供了含鍺pmos柵極全包圍。

圖5示出了根據(jù)本發(fā)明的一個實施方式的計算設備500。計算設備500容納板502。板502可以包括若干組件，包括但不限于處理器504和至少一個通信芯片506。處理器504物理且電耦合到板502。在一些實施方式中，至少一個通信芯片506也物理且電耦合到板502。在進一步的實施方式中，通信芯片506是處理器504的部分。

取決于其應用，計算設備500可以包括其它組件，其可或不可物理且電耦合到板502。這些其它組件包括但不限于易失性存儲器(例如，dram)、非易失性存儲器(例如，rom)、閃存、圖形處理器、數(shù)字信號處理器、加密處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(gps)設備、指南針、加速度計、陀螺儀、揚聲器、相機、以及大容量儲存設備(諸如硬盤驅(qū)動器、光盤(cd)、數(shù)字多用途盤(dvd)等等)。

通信芯片506實現(xiàn)了無線通信，用于往來于計算設備500傳送數(shù)據(jù)。術語“無線”及其派生詞可以用于描述可以通過非固態(tài)介質(zhì)借助使用調(diào)制電磁輻射傳送數(shù)據(jù)的電路、設備、系統(tǒng)、方法、技術、通信信道等。該術語并非暗示相關設備不包含任何導線，盡管在一些實施例中它們可以不包含。通信芯片506可以實現(xiàn)若干無線標準或協(xié)議中的任意一個，包括但不限于wi-fi(ieee802.11族)、wimax(ieee802.16族)、ieee802.20、長期演進(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、藍牙、其派生物，以及被指定為3g、4g、5g及之后的任何其它無線協(xié)議。計算設備500可以包括多個通信芯片506。例如，第一通信芯片506可以專用于較近距離無線通信，諸如wi-fi和藍牙，而第二通信芯片506可以專用于較遠距離無線通信，例如gps、edge、gprs、cdma、wimax、lte、ev-do等。

計算設備500的處理器504包括封裝在處理器504內(nèi)的集成電路管芯。在本發(fā)明的一些實施方式中，處理器的集成電路管芯包括諸如根據(jù)本發(fā)明的實施方式構建的mos-fet晶體管之類的一個或多個器件。術語“處理器”可以指代任何設備或設備的部分，其處理來自寄存器和/或存儲器的電子數(shù)據(jù)，以便將該電子數(shù)據(jù)轉(zhuǎn)變?yōu)榭梢源鎯υ诩拇嫫骱?或存儲器中的其它電子數(shù)據(jù)。

通信芯片506還包括封裝在通信芯片506內(nèi)的集成電路管芯。根據(jù)本發(fā)明的另一個實施方式，通信芯片的集成電路管芯包括諸如根據(jù)本發(fā)明的實施方式構建的mos-fet晶體管之類的一個或多個器件。

在進一步的實現(xiàn)方式中，容納在計算設備500內(nèi)的另一個組件可以包含集成電路管芯，其包括諸如根據(jù)本發(fā)明的實施方式構建的mos-fet晶體管之類的一個或多個器件。

在各個實施方式中，計算設備500可以是膝上型電腦、上網(wǎng)本電腦、筆記本電腦、超級本電腦、智能電話、平板電腦、個人數(shù)字助理(pda)、超移動pc、移動電話、臺式計算機、服務器、打印機、掃描器、監(jiān)視器、機頂盒、娛樂控制單元、數(shù)碼相機、便攜式音樂播放器、或數(shù)碼攝像機。在進一步的實施方式中，計算設備500可以是處理數(shù)據(jù)的任何其它電子設備。

從而，本發(fā)明的實施例包括形成在全局隔離或局部隔離的襯底上的三維的鍺基半導體器件。

在實施例中，半導體器件包括半導體襯底。絕緣結構被設置在半導體襯底上方。三維含鍺基體被設置在半導體釋放層上，所述半導體釋放層被設置在絕緣結構上。三維含鍺基體包括溝道區(qū)和在溝道區(qū)的任一側(cè)上的源極區(qū)/漏極區(qū)。半導體釋放層在源極區(qū)/漏極區(qū)下方，但不在溝道區(qū)下方。半導體釋放層由不同于三維含鍺基體的半導體材料構成。柵極電極疊置體包圍溝道區(qū)，其中，柵極電極疊置體的一部分被設置在絕緣結構上并橫向相鄰于半導體釋放層。

在一個實施例中，絕緣結構包括全局絕緣層。

在一個實施例中，絕緣結構包括一個或多個隔離基底。

在一個實施例中，半導體釋放層實質(zhì)上完全由硅構成，以及三維含鍺基體由大于大約50％的鍺構成。

在一個實施例中，三維含鍺基體由大于約70％的鍺構成。

在一個實施例中，半導體結構還包括絕緣間隔體對。一個間隔體被設置在柵極電極與源極區(qū)之間。另一個間隔體被設置在柵極電極與漏極區(qū)之間。半導體釋放層在所述間隔體對中的每一個間隔體下方延伸。

在一個實施例中，半導體結構還包括導電的接觸部對。一個接觸部被設置在源極區(qū)上并且部分地包圍所述源極區(qū)。另一個接觸部被設置在漏極區(qū)上并且部分地包圍所述漏極區(qū)。

在一個實施例中，半導體結構還包括在三維含鍺基體上方被設置為豎直排列的一條或多條納米線。柵極電極疊置體包圍一條或多條納米線中的每一條納米線的溝道區(qū)。

在一個實施例中，柵極電極疊置體包括高-k柵極電介質(zhì)層和金屬柵極電極。

在實施例中，半導體器件包括半導體襯底。絕緣結構被設置在半導體襯底上方。三維含鍺基體被設置在半導體釋放層上，所述半導體釋放層被設置在絕緣結構上。三維含鍺基體包括溝道區(qū)和在溝道區(qū)的任一側(cè)上的源極區(qū)/漏極區(qū)。半導體釋放層在溝道區(qū)下方但不在源極區(qū)/漏極區(qū)下方。半導體釋放層由不同于三維含鍺基體的半導體材料構成。柵極電極疊置體部分地包圍溝道區(qū)。包括有導電的接觸部對。一個接觸部被設置在源極區(qū)上并且包圍源極區(qū)。另一個接觸部被設置在漏極區(qū)上并且包圍漏極區(qū)。所述接觸部對中的每一個接觸部的一部分被設置在絕緣結構上并且橫向相鄰于半導體釋放層。

在一個實施例中，絕緣結構包括全局絕緣層。

在一個實施例中，絕緣結構包括一個或多個隔離基底。

在一個實施例中，半導體釋放層實質(zhì)上完全由硅構成。三維含鍺基體由大于大約50％的鍺構成。

在一個實施例中，三維含鍺基體由大于約70％的鍺構成。

在一個實施例中，半導體結構還包括絕緣間隔體對。一個間隔體被設置在柵極電極與源極區(qū)之間。另一個間隔體被設置在柵極電極與漏極區(qū)之間。半導體釋放層在所述間隔體對中的每一個間隔體下方延伸。

在一個實施例中，半導體結構還包括在三維含鍺基體上方被設置為豎直排列的一條或多條納米線。柵極電極疊置體包圍一條或多條納米線中的每一條納米線的溝道區(qū)。

在一個實施例中，柵極電極疊置體包括高-k柵極電介質(zhì)層和金屬柵極電極。

在實施例中，半導體器件包括半導體襯底。絕緣結構被設置在半導體襯底上方。三維含鍺基體被設置在半導體釋放層上，所述半導體釋放層被設置在絕緣結構上。三維含鍺基體包括溝道區(qū)和在溝道區(qū)的任一側(cè)上的源極區(qū)/漏極區(qū)。半導體釋放層不在溝道區(qū)下方，并且不在源極區(qū)/漏極區(qū)下方。半導體釋放層由不同于三維含鍺基體的半導體材料構成。柵極電極疊置體包圍溝道區(qū)，其中，柵極電極疊置體的一部分被設置在絕緣結構上。包括了有導電接觸部對。一個接觸部被設置在源極區(qū)上并且包圍所述源極區(qū)。另一個接觸部被設置在漏極區(qū)上并且包圍所述漏極區(qū)。所述接觸部對中的每一個接觸部的一部分被設置在絕緣結構上。包括了絕緣間隔體對。一個間隔體被設置在柵極電極與源極區(qū)之間。另一個間隔體被設置在柵極電極與漏極區(qū)之間。半導體釋放層被設置在所述間隔體對中的每一個間隔體下方并且與柵極電極疊置體的一部分和導電接觸部中的每一個導電接觸部中的一部分橫向相鄰。

在一個實施例中，絕緣結構包括全局絕緣層。

在一個實施例中，絕緣結構包括一個或多個隔離基底。

在一個實施例中，半導體釋放層實質(zhì)上由硅構成。三維含鍺基體由大于約50％的鍺構成。

在一個實施例中，三維含鍺基體由大于大約70％的鍺構成。

在一個實施例中，半導體結構還包括在三維含鍺基體上方被設置為豎直排列的一條或多條納米線。柵極電極疊置體包圍一條或多條納米線中的每一條納米線的溝道區(qū)。

在一個實施例中，柵極電極疊置體包括高-k柵極電介質(zhì)層和金屬柵極電極。

在實施例中，制造半導體器件的方法包括在被設置在半導體襯底上方的半導體釋放層上形成三維含鍺半導體結構。半導體釋放層由不同于三維含鍺半導體的半導體材料構成。所述方法還包括使三維含鍺半導體結構與半導體襯底絕緣。所述方法還包括隨后去除半導體釋放層的一部分。所述方法還包括形成至少部分地包圍三維含鍺半導體結構的溝道區(qū)的柵極電極疊置體。所述方法還包括形成導電的接觸部對，一個接觸部至少部分地包圍三維含鍺半導體結構的源極區(qū)，并且另一個接觸部至少部分地包圍三維含鍺半導體結構的漏極區(qū)。

在一個實施例中，使三維含鍺半導體結構絕緣包括：在半導體襯底上提供全局絕緣層。

在一個實施例中，使三維含鍺半導體結構絕緣包括：形成一個或多個隔離基底。

在一個實施例中，形成柵極電極疊置體包括使用替換柵極工藝。在一個實施例中，去除半導體釋放層的部分包括去除溝道區(qū)與半導體襯底之間的一部分，并且柵極電極疊置體包圍溝道區(qū)。

在一個實施例中，去除半導體釋放層的部分包括去除源極區(qū)和漏極區(qū)與半導體襯底之間的一部分，并且一個接觸部包圍源極區(qū)且另一個接觸部包圍漏極區(qū)。