本發(fā)明屬于功率半導體技術領域，涉及一種屏蔽柵vdmos器件。

背景技術：

為了提高dmos的性能，國內外提出了浮島單極器件和屏蔽柵(split-gate)等新型結構。浮島單極器件通過在n-外延層中增加p型分壓島，從而漂移區(qū)的最大電場被分成兩部分，在同樣的外延層摻雜濃度下，擊穿電壓可以有所上升。而屏蔽柵vdmos可利用其第一層多晶層(shield)作為“體內場板”來降低漂移區(qū)的電場，所以屏蔽柵vdmos通常具有更低的導通電阻和更高的擊穿電壓。

非箝位感性負載下的開關過程(unclampedinductiveswitching，uis)通常被認為是功率dmos在系統(tǒng)應用中所能遭遇的最極端電應力情況。因為在回路導通時存儲在電感中的能量必須在關斷瞬間全部由功率器件釋放，同時施加于功率器件的高電壓和大電流極易造成器件失效。特別是在高頻開關和汽車電子等特殊工作環(huán)境下，uis過程中由于雪崩耐量低導致的器件失效已成為功率dmos最主要的安全殺手，這種失效帶來的損傷通常也是不可修復的。因此，雪崩耐量是衡量功率dmos抗uis能力的重要參數。

提高屏蔽柵器件的抗uis失效能力，目前普遍采用的方法是像普通功率dmos一樣，通過減小寄生bjt管的基區(qū)電阻來抑制其開啟。同樣，這樣的解決辦法依然無法完全杜絕寄生bjt管的開啟，也就無法完全避免由于雪崩擊穿所帶來的器件失效問題；另外，也不能通過高能量的硼注入或深擴散減小功率dmos的n+源區(qū)下的p-body區(qū)電阻的方式來無限降低寄生bjt基區(qū)電阻，因為這樣會加大dmos器件的閾值電壓(溝道開啟電壓)。

技術實現(xiàn)要素：

針對上述問題，本發(fā)明提供一種提高雪崩耐量的屏蔽柵vdmos器件，在現(xiàn)有屏蔽柵vdmos器件中，通過改變屏蔽柵vdmos器件槽柵旁第一導電類型半導體摻雜漂移區(qū)的摻雜濃度來限定雪崩擊穿點的位置，具體的為降低第二導電類型半導體體區(qū)下第一導電類型半導體摻雜漂移區(qū)的摻雜濃度，使槽柵頂部(第二導電類型半導體體區(qū)附近)的電場降低，并且降低槽柵底部附近第一導電類型半導體摻雜漂移區(qū)的摻雜濃度，使槽柵底部的電場提高。最終使器件的雪崩擊穿發(fā)生在槽底，從而提高屏蔽柵vdmos器件在非箝位電感負載應用中的可靠性(即抗uis失效能力)。

本發(fā)明技術方案如下：

一種提高雪崩耐量的屏蔽柵vdmos器件，如圖1所示，包括從下至上依次層疊設置的金屬化漏極1、第一導電類型半導體摻雜襯底2、第一導電類型半導體摻雜漂移區(qū)3和金屬化源極12；所述第一導電類型半導體摻雜漂移區(qū)3中具有氧化層6、第二導電類型半導體體區(qū)9、第二導電類型半導體摻雜接觸區(qū)10和第一導電類型半導體摻雜源區(qū)11；所述氧化層6位于兩側的第二導電類型半導體體區(qū)9和第一導電類型半導體摻雜源區(qū)11之間，氧化層6的上表面與金屬化源極12接觸；所述第一導電類型半導體摻雜源區(qū)11位于第二導電類型半導體體區(qū)9的正上方并與第二導電類型半導體體區(qū)9接觸，第一導電類型半導體摻雜源區(qū)11的上表面與金屬化源極12接觸；所述第二導電類型半導體摻雜接觸區(qū)10位于第二導電類型半導體體區(qū)9的正上方并與第二導電類型半導體體區(qū)9接觸，第二導電類型半導體摻雜接觸區(qū)10的上表面與金屬化源極12接觸；所述氧化層6中具有控制柵電極4和屏蔽柵電極5，所述控制柵電極4位于屏蔽柵電極5的上方，所述控制柵電極4上表面的深度小于第一導電類型半導體摻雜源區(qū)11下表面的結深，控制柵電極4下表面的深度大于p型摻雜區(qū)9下表面的結深。所述第一導電類型半導體摻雜漂移區(qū)3中還具有第一導電類型半導體摻雜第二漂移區(qū)7、第一導電類型半導體摻雜第三漂移區(qū)31、第一導電類型半導體摻雜第四漂移區(qū)8；所述第一導電類型半導體摻雜漂移區(qū)3上表面與氧化層6的底部接觸；所述第一導電類型半導體摻雜第二漂移區(qū)7位于氧化層6的側面，其底部與氧化層6的底部平齊，其頂部低于屏蔽柵電極5的上表面；所述第一導電類型半導體摻雜第四漂移區(qū)8位于第二導電類型半導體體區(qū)9正下方并與第二導電類型半導體體區(qū)9接觸；所述第一導電類型半導體摻雜第三漂移區(qū)31上表面與第一導電類型半導體摻雜第四漂移區(qū)8接觸，下表面與第一導電類型半導體摻雜第二漂移區(qū)7接觸。

進一步的，第一導電類型半導體摻雜第一漂移區(qū)3和第一導電類型半導體摻雜第三漂移區(qū)31的摻雜濃度相同。

進一步的，第一導電類型半導體摻雜第二漂移區(qū)7和第一導電類型半導體摻雜第四漂移區(qū)8的摻雜濃度小于第一導電類型半導體摻雜第一漂移區(qū)3和第一導電類型半導體摻雜第三漂移區(qū)31的摻雜濃度。

進一步的，所述氧化層6采用的材料為二氧化硅或者二氧化硅和氮化硅的復合材料。

進一步的，所述控制柵電極4和屏蔽柵電極5采用的材料為多晶硅。

作為優(yōu)選方式，可僅在第二導電類型半導體體區(qū)9下采用第一導電類型半導體摻雜第四漂移區(qū)8，所述第一導電類型半導體摻雜第四漂移區(qū)8在第二導電類型半導體體區(qū)9的正下面，并與第二導電類型半導體體區(qū)9接觸；所述第一導電類型半導體摻雜第四漂移區(qū)8的摻雜濃度小于第一導電類型半導體摻雜第一漂移區(qū)3的摻雜濃度。

作為優(yōu)選方式，可僅在槽柵底部旁采用第一導電類型半導體摻雜第二漂移區(qū)7，所述第一導電類型半導體摻雜第二漂移區(qū)7位于氧化層6的底部，其下表面與氧化層6的底部相接觸；所述第一導電類型半導體摻雜第二漂移區(qū)7的摻雜濃度小于第一導電類型半導體摻雜第一漂移區(qū)3的摻雜濃度和第一導電類型半導體摻雜第三漂移區(qū)31的摻雜濃度。

本發(fā)明的有益效果為，在現(xiàn)有屏蔽柵vdmos器件，通過在第二導電類型半導體體區(qū)9下采用輕摻雜的第一導電類型半導體第四漂移區(qū)8，使槽柵頂部(第二導電類型半導體體區(qū)9附近)的電場降低，并且在槽柵底部采用輕摻雜的第一導電類型半導體第二漂移區(qū)7，使槽柵底部的電場提高。最終使器件的雪崩擊穿發(fā)生在槽柵底部，從而提高屏蔽柵vdmos器件在非箝位電感負載應用中的可靠性(即抗uis失效能力)。

附圖說明

圖1是實施例1提供的一種提高雪崩耐量的屏蔽柵vdmos器件的剖面結構示意圖；

圖2是實施例1提供的一種提高雪崩耐量的屏蔽柵vdmos器件外加反向電壓時，trench處的縱向電場分布示意圖；

圖3是實施例2提供的一種提高雪崩耐量的屏蔽柵vdmos器件的剖面結構示意圖；

圖4是實施例3提供的一種提高雪崩耐量的屏蔽柵vdmos器件的剖面結構示意圖。

具體實施方式

以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。

實施例1

一種提高雪崩耐量的屏蔽柵vdmos器件，如圖1所示，包括從下至上依次層疊設置的金屬化漏極1、第一導電類型半導體摻雜襯底2、第一導電類型半導體摻雜漂移區(qū)3和金屬化源極12；所述第一導電類型半導體摻雜漂移區(qū)3中具有氧化層6、第二導電類型半導體體區(qū)9、第二導電類型半導體摻雜接觸區(qū)10和第一導電類型半導體摻雜源區(qū)11；所述氧化層6位于兩側的第二導電類型半導體體區(qū)9和第一導電類型半導體摻雜源區(qū)11之間，氧化層6的上表面與金屬化源極12接觸；所述第一導電類型半導體摻雜源區(qū)11位于第二導電類型半導體體區(qū)9的正上方并與第二導電類型半導體體區(qū)9接觸，第一導電類型半導體摻雜源區(qū)11的上表面與金屬化源極12接觸；所述第二導電類型半導體摻雜接觸區(qū)10位于第二導電類型半導體體區(qū)9的正上方并與第二導電類型半導體體區(qū)9接觸，第二導電類型半導體摻雜接觸區(qū)10的上表面與金屬化源極12接觸；所述氧化層6中具有控制柵電極4和屏蔽柵電極5，所述控制柵電極4位于屏蔽柵電極5的上方，所述控制柵電極4上表面的深度小于第一導電類型半導體摻雜源區(qū)11下表面的結深，控制柵電極4下表面的深度大于p型摻雜區(qū)9下表面的結深。所述第一導電類型半導體摻雜漂移區(qū)3中還具有第一導電類型半導體摻雜第二漂移區(qū)7、第一導電類型半導體摻雜第三漂移區(qū)31、第一導電類型半導體摻雜第四漂移區(qū)8；所述第一導電類型半導體摻雜漂移區(qū)3上表面與氧化層6的底部接觸；所述第一導電類型半導體摻雜第二漂移區(qū)7位于氧化層6的側面，其底部與氧化層6的底部平齊，其頂部低于屏蔽柵電極5的上表面；所述第一導電類型半導體摻雜第四漂移區(qū)8位于第二導電類型半導體體區(qū)9正下方并與第二導電類型半導體體區(qū)9接觸；所述第一導電類型半導體摻雜第三漂移區(qū)31上表面與第一導電類型半導體摻雜第四漂移區(qū)8接觸，下表面與第一導電類型半導體摻雜第二漂移區(qū)7接觸。

以實施例1說明本發(fā)明的工作原理：

文獻j.yedinak,d.probst,g.dolny,a.challa,j.andrews.optimizingoxidechargebalanceddevicesforunclampedinductiveswitching(uis).proceedingsofthe22thispsd,2010.中提到，雪崩擊穿點的位置會影響屏蔽柵vdmos器件的雪崩耐量。優(yōu)化的屏蔽柵vdmos的雪崩擊穿發(fā)生在槽底，uis過程中溫度相對較低，具有較好的uis能力。未優(yōu)化的屏蔽柵vdmos其雪崩擊穿發(fā)生在槽頂，uis過程中溫度較高，uis能力差。可見屏蔽柵vdmos當雪崩擊穿點的位置從槽頂向槽底移動，器件的uis能力會變好。

本發(fā)明所提供的一種提高雪崩耐量的屏蔽柵vdmos器件，其反向阻斷時的電極連接方式為：槽型柵電極4和金屬化源極12短接且接零電位，金屬化漏極1接正電位。當增大反向電壓時，由于屏蔽柵5的存在，屏蔽柵5和n型漂移區(qū)構成橫向電場，第二n型漂移區(qū)7、第三n型漂移區(qū)31和第四n型漂移區(qū)8首先將耗盡，承受反向電壓。繼續(xù)增大反向電壓時，耗盡層邊界將向靠近金屬化漏極1一側的第一n型漂移區(qū)3擴展以承受反向電壓。此時如果槽柵旁漂移區(qū)只采用一種摻雜濃度，即第一n型漂移區(qū)3、第二n型漂移區(qū)7、第三n型漂移區(qū)31和第四n型漂移區(qū)8為同一摻雜濃度，則槽柵處縱向電場的最大值將出現(xiàn)在第四n型漂移區(qū)8與p型摻雜區(qū)9的界面處，如圖2中虛線所示。此時雪崩擊穿將發(fā)生在槽頂(p型摻雜區(qū)9附近)，器件的uis能力較差。而本發(fā)明所提供的一種提高雪崩耐量的屏蔽柵vdmos器件，槽柵旁漂移區(qū)采用不同的摻雜濃度，即第二漂移區(qū)7和第四漂移區(qū)8的摻雜濃度小于第一漂移區(qū)3和第三漂移區(qū)31的摻雜濃度，在p型摻雜區(qū)9下采用n--型輕摻雜的第四漂移區(qū)8，使槽柵頂部(p型摻雜區(qū)9附近)的電場降低，并且在槽柵底部旁采用n--型輕摻雜的第二n型漂移區(qū)7，使trench底部的電場提高，如圖2中實線所示。最終使器件的雪崩擊穿發(fā)生在槽底，從而提高屏蔽柵vdmos器件在非箝位電感負載應用中的可靠性(即抗uis失效能力)。

實施例2

如圖3所示，本例的結構在實施例1的基礎上，p型摻雜區(qū)9下采用第四漂移區(qū)8，所述第四漂移區(qū)8在p型摻雜區(qū)9的正下面，并與p型摻雜區(qū)9接觸；所述第四漂移區(qū)8為n--型輕摻雜區(qū)，第四漂移區(qū)8的摻雜濃度小于第一漂移區(qū)3的摻雜濃度。該結構使槽柵頂部(p型摻雜區(qū)9附近)的電場降低，使雪崩擊穿點遠離槽柵頂部(p型摻雜區(qū)9附近)，從而提高屏蔽柵vdmos器件在非箝位電感負載應用中的可靠性(即抗uis失效能力)。

實施例3

如圖4所示，本例的結構在實施例1的基礎上，僅在槽柵底部旁采用第二漂移區(qū)7，所述第二漂移區(qū)7位于氧化層6的底部，其下表面與氧化層6的底部相接觸；所述第二漂移區(qū)7為n--型輕摻雜區(qū)，第四漂移區(qū)8的摻雜濃度小于第一漂移區(qū)3的摻雜濃度。該結構使槽柵底部的電場提高，使雪崩擊穿發(fā)生在槽柵底部，從而提高屏蔽柵vdmos器件在非箝位電感負載應用中的可靠性(即抗uis失效能力)。

制作器件時，還可用碳化硅、砷化鎵或鍺硅等半導體材料替代硅。