【技術(shù)領(lǐng)域】

本發(fā)明涉及半導(dǎo)體芯片制造技術(shù)領(lǐng)域，特別地，涉及一種瞬態(tài)電壓抑制器及其制作方法。

背景技術(shù)：

瞬態(tài)電壓抑制器(tvs)是一種用來保護(hù)敏感半導(dǎo)體器件，使其免遭瞬態(tài)電壓浪涌破壞而特別設(shè)計的固態(tài)半導(dǎo)體器件，它具有箝位系數(shù)小、體積小、響應(yīng)快、漏電流小和可靠性高等優(yōu)點(diǎn)，因而在電壓瞬變和浪涌防護(hù)上得到了廣泛的應(yīng)用。靜電放電(esd)以及其他一些電壓浪涌形式隨機(jī)出現(xiàn)的瞬態(tài)電壓，通常存在于各種電子器件中。隨著半導(dǎo)體器件日益趨向小型化、高密度和多功能，電子器件越來越容易受到電壓浪涌的影響，甚至導(dǎo)致致命的傷害。從靜電放電到閃電等各種電壓浪涌都能誘導(dǎo)瞬態(tài)電流尖峰，瞬態(tài)電壓抑制器通常用來保護(hù)敏感電路受到浪涌的沖擊?；诓煌膽?yīng)用，瞬態(tài)電壓抑制器可以通過改變浪涌放電通路和自身的箝位電壓來起到電路保護(hù)作用。

低電容瞬態(tài)電壓抑制器適用于高頻電路的保護(hù)器件，因?yàn)樗梢詼p少寄生電容對電路的干擾，降低高頻電路信號的衰減。為了改善瞬態(tài)電壓抑制器的反向特性，提高器件可靠性。通常采用保護(hù)環(huán)結(jié)構(gòu)和金屬場板結(jié)構(gòu)。但是這兩種結(jié)構(gòu)引入的附加電容大，而且器件面積大，降低了器件性提高了器件制造成本。

技術(shù)實(shí)現(xiàn)要素：

針對現(xiàn)有方法的不足，提出了一種低電容靜電防護(hù)瞬態(tài)電壓抑制器，提高了器件性能，降低了器件制造成本。

一種瞬態(tài)電壓抑制器，其包括p型襯底、形成于所述p型襯底上的p型外延層、形成于所述p型外延層中的p型隔離阱、形成于所述p型外延層表面的n型摻雜區(qū)域、形成于所述n型摻雜區(qū)域表面的第一p型摻雜區(qū)域及第二p型摻雜區(qū)域、形成于所述p型外延層及所述n型摻雜區(qū)域上的氧化層、及形成于所述氧化層上的第一電極與第二電極，其中所述第一p型摻雜區(qū)域與所述第二p型摻雜區(qū)域位于所述n型摻雜區(qū)域的兩端，所述氧化層上形成有貫穿的第一開口與第二開口，所述第一開口正對所述第一p型摻雜區(qū)域，所述第二開口正對所述第二p型摻雜區(qū)域，所述第一電極與所述第二電極為所述瞬態(tài)電壓抑制器的用于與外部器件電連接的外接電極，所述第一電極通過所述第一開口與所述第一p摻雜區(qū)域電連接，所述第二電極通過所述第二開口與所述第二p摻雜區(qū)域電連接，所述第一p型摻雜區(qū)域與所述n型摻雜區(qū)域形成第一齊納二極管，所述第二p型摻雜區(qū)域與所述n型摻雜區(qū)域形成第二齊納二極管，所述第一齊納二極管與所述第二齊納二極管共用所述n型摻雜區(qū)域使得所述第一齊納二極管與所述第二齊納二極管負(fù)極對接，進(jìn)而所述瞬態(tài)電壓抑制器具有雙路雙向保護(hù)功能。

在一種實(shí)施方式中，所述氧化層為對所述p型外延層表面進(jìn)行熱氧化而形成。

在一種實(shí)施方式中，所述p型隔離阱與所述n型摻雜區(qū)域間隔設(shè)置，所述p型隔離阱貫穿所述p型外延層并延伸至所述p型襯底與所述p型襯底接觸，所述氧化層上形成有貫穿的第三開口，所述第一電極還通過所述第三開口與所述p型隔離阱電連接。

在一種實(shí)施方式中，所述瞬態(tài)電壓抑制器還包括形成于所述氧化層側(cè)面鄰近所述第一開口、所述第二開口及所述第三開口的介質(zhì)側(cè)墻，所述氧化層的材料包括氧化硅，所述介質(zhì)側(cè)墻的材料包括氮化硅或氧化硅。

在一種實(shí)施方式中，所述瞬態(tài)電壓抑制器還包括背面金屬層，所述背面金屬層形成于所述p型襯底遠(yuǎn)離所述p型外延層的表面。

一種瞬態(tài)電壓抑制器的制作方法，其包括如下步驟：

提供p型襯底，在所述p型襯底制作p型外延層，在所述p型外延層表面形成氧化層；

利用第一光刻膠作為掩膜，采用干法刻蝕所述氧化層形成第一注入窗口，通過所述第一注入窗口進(jìn)行p型離子注入形成所述p型隔離阱；

利用所述第一光刻膠作為掩膜，采用干法/濕法刻蝕所述氧化層形成多個第二注入窗口，通過所述多個第二注入窗口在所述p型外延層表面進(jìn)行n型離子注入；

去除所述第一光刻膠，進(jìn)行熱退火形成n型摻雜區(qū)域；

在所述第一注入窗口、所述第二注入窗口及所述氧化層表面及側(cè)面形成介質(zhì)層；

干法刻蝕所述介質(zhì)層從而形成介質(zhì)側(cè)墻，所述介質(zhì)側(cè)墻覆蓋所述第一注入窗口、所述多個第二注入窗口中位于中間的第二注入窗口，所述介質(zhì)側(cè)墻還形成于所述多個第二注入窗口兩端的第二注入窗口處的氧化層的側(cè)面；及

通過所述多個第二注入窗口兩端的第二注入窗口進(jìn)行p型離子注入形成第一p型摻雜區(qū)域與第二p型摻雜區(qū)域，干法刻蝕所述介質(zhì)側(cè)墻形成對應(yīng)所述第一p型摻雜區(qū)域的第一開口及對應(yīng)所述第二p型摻雜區(qū)域的第二開口；

其中，所述第一p型摻雜區(qū)域與所述n型摻雜區(qū)域形成第一齊納二極管，所述第二p型摻雜區(qū)域與所述n型摻雜區(qū)域形成第二齊納二極管，所述第一齊納二極管與所述第二齊納二極管共用所述n型摻雜區(qū)域使得所述第一齊納二極管與所述第二齊納二極管負(fù)極對接，進(jìn)而所述瞬態(tài)電壓抑制器具有雙路雙向保護(hù)功能。

在一種實(shí)施方式中，所述氧化層通過對所述p型外延層的表面進(jìn)行熱氧化而形成，所述氧化層的材料包括二氧化硅，所述介質(zhì)層的材料包括氮化硅或氧化硅。

在一種實(shí)施方式中，干法刻蝕所述介質(zhì)側(cè)墻形成第一開口、第二開口的同時還形成對應(yīng)所述p型隔離阱的第三開口；所述制作方法還包括以下步驟：在所述氧化層上形成正面金屬層，使用第二光刻膠作為掩膜，干法刻蝕所述正面金屬層形成第一電極及第二電極，所述第一電極與所述第二電極為所述瞬態(tài)電壓抑制器的用于與外部器件電連接的外接電極，所述第一電極分別通過所述第一開口及所述第三開口與所述第一p摻雜區(qū)域及所述p型隔離阱電連接，所述第二電極通過所述第二開口與所述第二p摻雜區(qū)域電連接，去除所述第二光刻膠。

在一種實(shí)施方式中，所述制作方法還包括以下步驟：在所述p型襯底遠(yuǎn)離所述p型外延層的表面形成背面金屬層。

在一種實(shí)施方式中，所述多個第二注入窗口中，位于中間的第二注入窗口的寬度小于位于兩端的第二注入窗口。

相較于現(xiàn)有技術(shù)，本發(fā)明提出了一種低電容靜電防護(hù)瞬態(tài)電壓抑制器及其制作方法，在傳統(tǒng)瞬態(tài)電壓抑制器基礎(chǔ)上，通過工藝改進(jìn)使兩支齊納二極管集成到一起，器件面積小，工藝難度低，減小了器件制造成本。改進(jìn)后的瞬態(tài)電壓抑制器能實(shí)現(xiàn)雙路雙向保護(hù)功能，器件的保護(hù)特性和可靠性都得到了提升。

【附圖說明】

為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對實(shí)施例描述中所使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖，其中：

圖1是本發(fā)明瞬態(tài)電壓抑制器的結(jié)構(gòu)示意圖。

圖2是圖1所示瞬態(tài)電壓抑制器的等效電路示意圖。

圖3是圖1所示瞬態(tài)電壓抑制器的制作方法的流程圖。

圖4-圖10是圖3所示制作方法的各步驟的結(jié)構(gòu)示意圖。

【主要元件符號說明】

瞬態(tài)電壓抑制器100；p型襯底101；p型外延層102；p型隔離阱103；n型摻雜區(qū)域104；第一p型摻雜區(qū)域105；第二p型摻雜區(qū)域106；n型摻雜區(qū)域104；氧化層107；第一電極108；第二電極109；第一開口107a；第二開口107b；第三開口107c；介質(zhì)側(cè)墻107d；背面金屬層110；第一齊納二極管100a；第二齊納二極管100b；介質(zhì)層111；第一注入窗口112；第二注入窗口113a、113b、113c；步驟s1～s9

【具體實(shí)施方式】

下面將對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

為解決現(xiàn)有技術(shù)瞬態(tài)電壓抑制器面積大，工藝難度高，器件制造成本高等技術(shù)問題，本發(fā)明提供一種改進(jìn)后的瞬態(tài)電壓抑制器，請參閱圖1及圖2，圖1是本發(fā)明瞬態(tài)電壓抑制器100的結(jié)構(gòu)示意圖，圖2是圖1所示瞬態(tài)電壓抑制器100的等效電路示意圖。所述瞬態(tài)電壓抑制器100包括p型襯底101、形成于所述p型襯底101上的p型外延層102、形成于所述p型外延層102中的p型隔離阱103、形成于所述p型外延層102表面的n型摻雜區(qū)域104、形成于所述n型摻雜區(qū)域104表面的第一p型摻雜區(qū)域105及第二p型摻雜區(qū)域106、形成于所述p型外延層102及所述n型摻雜區(qū)域104上的氧化層107、形成于所述氧化層107上的第一電極108與第二電極109、及形成于所述p型襯底101遠(yuǎn)離所述p型外延層102的表面上的背面金屬層110。

其中，所述第一p型摻雜區(qū)域105與所述第二p型摻雜區(qū)域106位于所述n型摻雜區(qū)域104的兩端，所述氧化層107上形成有貫穿的第一開口107a與第二開口107b，所述第一開口107a正對所述第一p型摻雜區(qū)域105，所述第二開口107b正對所述第二p型摻雜區(qū)域106，所述第一電極108與所述第二電極109為所述瞬態(tài)電壓抑制器100的用于與外部器件電連接的外接電極，所述第一電極108通過所述第一開口107a與所述第一p摻雜區(qū)域105電連接，所述第二電極109通過所述第二開口107b與所述第二p摻雜區(qū)域106電連接，所述第一p型摻雜區(qū)域105與所述n型摻雜區(qū)域104形成第一齊納二極管100a，所述第二p型摻雜區(qū)域106與所述n型摻雜區(qū)域104形成第二齊納二極管100b，所述第一齊納二極管100a與所述第二齊納二極管100b共用所述n型摻雜區(qū)域104使得所述第一齊納二極管100a與所述第二齊納二極管100b負(fù)極對接，進(jìn)而所述瞬態(tài)電壓抑制器100具有雙路雙向保護(hù)功能。

進(jìn)一步地，所述氧化層107為對所述p型外延層表面進(jìn)行熱氧化而形成。所述p型隔離阱103與所述n型摻雜區(qū)域104間隔設(shè)置，所述p型隔離阱103貫穿所述p型外延層102并延伸至所述p型襯底101與所述p型襯底101接觸，所述氧化層107上形成有貫穿的第三開口107c，所述第一電極108還通過所述第三開口107c與所述p型隔離阱103電連接。

本實(shí)施方式中，所述瞬態(tài)電壓抑制器100還包括形成于所述氧化層107側(cè)面鄰近所述第一開口107a、所述第二開口107b及所述第三開口107c的介質(zhì)側(cè)墻107d，所述氧化層107的材料包括氧化硅，所述介質(zhì)側(cè)墻107d的材料包括氮化硅或氧化硅。

請參閱圖3-圖10，圖3是圖1所示瞬態(tài)電壓抑制器100的制作方法的流程圖，圖4-圖10是圖3所示制作方法的各步驟的結(jié)構(gòu)示意圖。所述瞬態(tài)電壓抑制器100的制作方法包括以下步驟s1～s9。

步驟s1，請參閱圖4，提供p型襯底101，在所述p型襯底101上制作p型外延層102，在所述p型外延層102表面形成氧化層107。所述p型襯底101為p型硅片，在所述p型襯底101上進(jìn)行外延生長形成所述p型外延層102。進(jìn)一步地，所述氧化層107的材料可以為氧化層，如二氧化硅sio2，具體地，本實(shí)施方式中，所述sio2的氧化層107可以通過對所述p型外延層102的上表面進(jìn)行熱氧化而形成。

步驟s2，請參閱圖5，利用第一光刻膠作為掩膜，采用干法刻蝕所述氧化層107形成第一注入窗口112，通過所述第一注入窗口112進(jìn)行p型離子注入形成所述p型隔離阱103。其中所述p型離子通過熱擴(kuò)散注入所述p型外延層102及所述p型襯底101中從而形成所述p型隔離阱103，可以理解，所述p型隔離阱103貫穿所述p型外延層102且延伸至所述p型襯底101中與所述p型襯底101接觸。

步驟s3，請參閱圖6，利用所述第一光刻膠作為掩膜進(jìn)行第二次光刻，采用干法刻蝕所述氧化層107形成多個第二注入窗口113a、113b及113c，通過所述多個第二注入窗口113a、113b及113c在所述p型外延層102表面進(jìn)行n型離子注入。其中，所述多個第二注入窗口113a、113b及113c中，位于中間的第二注入窗口113b的寬度小于位于兩端的第二注入窗口113a及113c。

步驟s4，請參閱圖7，去除所述第一光刻膠，進(jìn)行熱退火形成n型摻雜區(qū)域104。

步驟s5，請參閱圖8，在所述第一注入窗口112、所述第二注入窗口113b及所述氧化層107表面及側(cè)面形成介質(zhì)層111。所述介質(zhì)層111的材料包括氮化硅或氧化硅。

步驟s6，請參閱圖9，干法刻蝕所述介質(zhì)層111從而形成介質(zhì)側(cè)墻107d，所述介質(zhì)側(cè)墻107d覆蓋所述第一注入窗口113a、所述多個第二注入窗口中位于中間的第二注入窗口113b，所述介質(zhì)側(cè)墻107d還形成于所述多個第二注入窗口113b兩端的第二注入窗口113a及113c處的氧化層107的側(cè)面。

步驟s7，請參閱圖10，通過所述多個第二注入窗口兩端的第二注入窗口113a、113b進(jìn)行p型離子注入形成第一p型摻雜區(qū)域105與第二p型摻雜區(qū)域106，干法刻蝕所述介質(zhì)側(cè)墻107d形成對應(yīng)所述第一p型摻雜區(qū)域105的第一開口107a、對應(yīng)所述第二p型摻雜區(qū)域1076的第二開口107b及對應(yīng)所述p型隔離阱103的第三開口107c。

步驟s8，請參閱圖10，在所述氧化層107上形成正面金屬層，使用第二光刻膠作為掩膜，干法刻蝕所述正面金屬層形成第一電極108及第二電極109，所述第一電極108與所述第二電極109為所述瞬態(tài)電壓抑制器100的用于與外部器件電連接的外接電極，所述第一電極108分別通過所述第一開口107a所述第三開口107c與所述第一p摻雜區(qū)域105及所述p型隔離阱103電連接，所述第二電極109通過所述第二開口107b與所述第二p摻雜區(qū)域106電連接，去除所述第二光刻膠。

步驟s9，請參閱圖10，在所述p型襯底101遠(yuǎn)離所述p型外延層102的表面形成背面金屬層110，從而完成所述瞬態(tài)電壓抑制器100的制作。

相較于現(xiàn)有技術(shù)，本發(fā)明提出了一種低電容靜電防護(hù)瞬態(tài)電壓抑制器100及其制作方法，在傳統(tǒng)瞬態(tài)電壓抑制器基礎(chǔ)上，通過工藝改進(jìn)使兩支齊納二極管100a、100b集成到一起，器件面積小，工藝難度低，減小了器件制造成本。改進(jìn)后的瞬態(tài)電壓抑制器100能實(shí)現(xiàn)雙路雙向保護(hù)功能，器件的保護(hù)特性和可靠性都得到了提升。此外，本發(fā)明提出了瞬態(tài)電壓抑制器100的制作方法掩膜數(shù)量較少，也進(jìn)一步降低了制造成本。

以上所述的僅是本發(fā)明的實(shí)施方式，在此應(yīng)當(dāng)指出，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明創(chuàng)造構(gòu)思的前提下，還可以做出改進(jìn)，但這些均屬于本發(fā)明的保護(hù)范圍。