本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種基于cmos工藝的esd防護(hù)電路及結(jié)構(gòu)。

背景技術(shù)：

靜電放電即esd(electro-staticdischarge)，是指具有不同靜電電位的物體互相靠近或直接接觸引起的電荷轉(zhuǎn)移。

隨著集成電路制造技術(shù)的迅猛發(fā)展，集成電路產(chǎn)品的成本迅速降低，并向著多樣化、普及化發(fā)展。集成電路產(chǎn)品不僅已經(jīng)廣泛應(yīng)用于生產(chǎn)、生活、科研、國防等各個領(lǐng)域，其更新?lián)Q代周期也越來越短。由于航天、軍事等領(lǐng)域的特殊需要，集成電路器件也大大提高了集成度，而且在往低功耗、高可靠、多功能方向發(fā)展。

集成度提高的同時，集成電路中的絕緣層也越來越薄，抗過電壓能力隨著下降。如cmos電路的耐擊穿電壓已降到80v-100v之間，vmos電路的耐擊穿電壓有的只有30v，而千兆位的dram耐壓僅為10v-20v。然而，集成電路器件在生產(chǎn)、運(yùn)輸、儲存、裝配和使用過程中(例如：手機(jī)應(yīng)用芯片的程序被esd打亂，使得手機(jī)出現(xiàn)花屏、白屏、聲音不正常等現(xiàn)象)，人體及周圍環(huán)境中的靜電電壓常常在數(shù)千伏甚至上萬伏的范圍。因此，靜電放電防護(hù)設(shè)計(jì)已經(jīng)成為集成電路可靠性設(shè)計(jì)中的一個重要環(huán)節(jié)?，F(xiàn)階段，低功耗cmos工藝中esd的靜電防護(hù)能力低于3000v時，容易引起電子設(shè)備的故障或誤動作，造成電磁干擾；還會擊穿集成電路和精密電子元件，致使元件老化，降低生產(chǎn)成品率。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問題，本發(fā)明的目的是提供一種低功耗、基于cmos工藝的esd防護(hù)電路，提高esd器件的靜電防護(hù)能力。

為了解決上述技術(shù)問題，本發(fā)明的另一個目的是提供一種低功耗、基于cmos工藝的esd防護(hù)結(jié)構(gòu)，提高esd器件的靜電防護(hù)能力，抑制閂鎖效應(yīng)的發(fā)生。

本發(fā)明所采用的技術(shù)方案是：一種基于cmos工藝的esd防護(hù)電路，包括預(yù)驅(qū)動端、驅(qū)動管、保護(hù)電路、輸入/輸出接口端和內(nèi)部信號端，所述預(yù)驅(qū)動端的輸出端與所述驅(qū)動管的輸入端連接，所述驅(qū)動管的輸出端與所述保護(hù)電路的輸入端連接，所述保護(hù)電路的輸出端與所述輸入/輸出接口端連接，所述內(nèi)部信號端通過連接所述保護(hù)電路與所述輸入/輸出接口端連接，所述保護(hù)電路包括第一二極管和第二二極管，所述第一二極管的負(fù)極連接電源，所述第一二極管的正極分別與所述輸入/輸出接口端、所述第二二極管的負(fù)極連接，所述第二二極管的正極連接電源地。

作為上述方案的進(jìn)一步改進(jìn)，所述預(yù)驅(qū)動端包括第一預(yù)驅(qū)動端和第二預(yù)驅(qū)動端，所述驅(qū)動管包括第一pmos晶體管和第一nmos晶體管，所述第一預(yù)驅(qū)動端與所述第一pmos晶體管的柵極連接，所述第一pmos晶體管的源極連接電源，所述第一pmos晶體管的漏極與所述第一nmos晶體管的漏極連接，所述第一nmos晶體管的源極連接電源地，所述第二預(yù)驅(qū)動端與所述第一nmos晶體管的柵極連接。

作為上述方案的進(jìn)一步改進(jìn)，所述保護(hù)電路還包括第二pmos晶體管和第二nmos晶體管，所述第二pmos晶體管的源極與柵極連接，所述第二pmos晶體管的源極還分別與電源、所述第一pmos晶體管的源極、所述第一二極管的負(fù)極連接，所述第一二極管的正極連接所述輸入/輸出接口端，所述第二pmos晶體管的漏極分別與所述第二nmos晶體管的漏極、所述第一pmos晶體管的漏極、所述輸入/輸出接口端連接，所述第二nmos晶體管的源極與柵極連接，所述第二nmos晶體管的源極還分別與電源地、所述第一nmos晶體管的源極、所述第二二極管的正極連接，所述第一二極管的負(fù)極連接所述輸入/輸出接口端，所述第二nmos晶體管的漏極還分別與所述第二二極管的負(fù)極、所述第一nmos晶體管的漏極連接。

作為上述方案的進(jìn)一步改進(jìn)，所述保護(hù)電路還包括第一電阻、第二電阻和第三nmos晶體管，所述第三nmos晶體管的源極與柵極連接，所述第三nmos晶體管的源極連接電源地，所述第三nmos晶體管的漏極與所述內(nèi)部信號端連接，所述第三nmos晶體管的漏極通過連接并聯(lián)的第一電阻和第二電阻與輸入/輸出接口端連接。

一種基于cmos工藝的esd防護(hù)結(jié)構(gòu)，包括襯底、阱區(qū)、晶體管、二極管、電阻和pad層，所述阱區(qū)包括第一阱區(qū)、第二阱區(qū)，所述晶體管包括第一pmos晶體管、第二pmos晶體管、第一nmos晶體管、第二nmos晶體管和第三nmos晶體管，所述二極管包括第一二極管和第二二極管，所述電阻包括第一電阻和第二電阻，所述第一阱區(qū)和所述第二阱區(qū)設(shè)置在所述襯底上，所述第一阱區(qū)和所述第二阱區(qū)平行設(shè)置并彼此間隔，所述第一pmos晶體管和所述第二pmos晶體管并列設(shè)置在所述第一阱區(qū)內(nèi)，所述第一nmos晶體管、所述第二nmos晶體管和所述第三nmos晶體管并列設(shè)置所述第二阱區(qū)內(nèi)，所述第一二極管和所述第二二極管設(shè)置在所述第一阱區(qū)和所述第二阱區(qū)之間，所述第一二極管和所述第二二極管平行設(shè)置并彼此間隔，所述pad層覆蓋在所述第一pmos晶體管、第二pmos晶體管、第一二極管、第二二極管、第一nmos晶體管、第二nmos晶體管和第三nmos晶體管的上方，所述第一電阻和所述第二電阻并列設(shè)置在所述第二阱區(qū)內(nèi)，所述第一電阻和所述第二電阻之間彼此間隔，所述第一pmos晶體管的源極連接電源，所述第一pmos晶體管的漏極與所述第一nmos晶體管的漏極連接，所述第一nmos晶體管的源極連接電源地，所述第二pmos晶體管的源極與柵極連接，所述第二pmos晶體管的源極還分別與電源、所述第一pmos晶體管的源極、所述第一二極管的負(fù)極連接，所述第一二極管的正極連接所述pad層，所述第二pmos晶體管的漏極分別與所述第二nmos晶體管的漏極、所述第一pmos晶體管的漏極、所述第一二極管的正極、所述pad層連接，所述第二nmos晶體管的源極與柵極連接，所述第二nmos晶體管的源極還分別與電源地、所述第一nmos晶體管的源極、所述第二二極管的正極連接，所述第一二極管的負(fù)極連接所述pad層，所述第二nmos晶體管的漏極還分別與所述第二二極管的負(fù)極、所述第一nmos晶體管的漏極連接，所述第三nmos晶體管的源極與柵極連接，所述第三nmos晶體管的源極連接電源地，所述第三nmos晶體管的漏極通過連接并聯(lián)的第一電阻和第二電阻與pad層連接。

作為上述方案的進(jìn)一步改進(jìn)，所述晶體管包括源極區(qū)、漏極區(qū)和柵極區(qū)，所述柵極區(qū)在源極區(qū)和漏極區(qū)間呈插指狀分布，所述漏極區(qū)上設(shè)置有第一接觸孔和第一通孔，所述第一接觸孔與所述第一通孔沿第一方向錯開設(shè)置，所述第一接觸孔與所述第一通孔沿與所述第一方向垂直的第二方向錯開，所述源極區(qū)上設(shè)置有第二接觸孔，所述第一接觸孔與所述第二接觸孔沿第一方向錯開設(shè)置。

作為上述方案的進(jìn)一步改進(jìn)，所述晶體管漏極區(qū)上覆蓋有第一硅化物阻擋層，所述第一硅化物阻擋層在與所述第一接觸孔對應(yīng)位置上開設(shè)有第一窗口，所述第一窗口的面積大于所述第一接觸孔面積。

作為上述方案的進(jìn)一步改進(jìn)，所述晶體管的漏極區(qū)、柵極區(qū)和源極區(qū)均呈矩形，所述源極區(qū)與所述柵極區(qū)之間的第一邊角均為鈍角，所述漏極區(qū)與所述柵極區(qū)之間的第二邊角均為鈍角。

作為上述方案的進(jìn)一步改進(jìn)，所述二極管包括間隔設(shè)置的第一區(qū)和第二區(qū)，所述第一區(qū)上設(shè)置有第三接觸孔和第二通孔，所述第三接觸孔與所述第二通孔交叉間隔設(shè)置，所述第二區(qū)上設(shè)置有第四接觸孔和第三通孔，所述第四接觸孔與所述第三通孔沿第三方向錯開設(shè)置，所述第四接觸孔與所述第三通孔沿與所述第三方向垂直的第四方向錯開設(shè)置。

作為上述方案的進(jìn)一步改進(jìn)，所述二極管第一區(qū)和第二區(qū)上均覆蓋有第二硅化物阻擋層，所述第二硅化物阻擋層在與所述第四接觸孔對應(yīng)位置上開設(shè)有第二窗口，所述第二窗口的面積大于所述第四接觸孔的面積。

本發(fā)明的有益效果是：

一種基于cmos工藝的esd防護(hù)電路，預(yù)驅(qū)動端控制驅(qū)動管的開啟和關(guān)閉進(jìn)而控制輸入/輸出接口端的信號流方向，保護(hù)電路中的二極管與電源反接，利用二極管的反向擊穿來保護(hù)輸入/輸出接口端不受高壓靜電的傷害，實(shí)現(xiàn)低功耗并提高抗靜電能力，本發(fā)明esd防護(hù)電路的輸入/輸出接口端耐電壓水平達(dá)到hbm模型8000v。

一種基于cmos工藝的esd防護(hù)結(jié)構(gòu)，將二極管設(shè)置在第一阱區(qū)和第二阱區(qū)之間以將pmos晶體管和nmos晶體管間隔開，抑制閂鎖效應(yīng)的發(fā)生，利用二極管的反向擊穿來保護(hù)輸入/輸出接口端不受高壓靜電的傷害，實(shí)現(xiàn)低功耗并提高抗靜電能力，本發(fā)明esd防護(hù)電路的輸入/輸出接口端耐電壓水平達(dá)到hbm模型8000v。

附圖說明

下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式作進(jìn)一步說明：

圖1是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)電路原理框圖；

圖2是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)電路圖；

圖3是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)結(jié)構(gòu)整體版圖示意圖；

圖4是本發(fā)明晶體管版圖的平面示意圖；

圖5是本發(fā)明晶體管結(jié)構(gòu)的硅化物阻擋層平面示意圖；

圖6是本發(fā)明二極管版圖的平面示意圖。

具體實(shí)施方式

需要說明的是，在不沖突的情況下，本申請中的實(shí)施例及實(shí)施例中的特征可以相互組合。

圖1是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)電路原理框圖，圖2是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)電路圖，結(jié)合圖1和圖2，一種基于cmos工藝的esd防護(hù)電路，包括預(yù)驅(qū)動端、驅(qū)動管、保護(hù)電路、輸入/輸出接口端和內(nèi)部信號端，預(yù)驅(qū)動端的輸出端與驅(qū)動管的輸入端連接，驅(qū)動管的輸出端與保護(hù)電路的輸入端連接，保護(hù)電路的輸出端與輸入/輸出接口端連接，內(nèi)部信號端通過連接保護(hù)電路與輸入/輸出接口端連接。

本實(shí)施例中，保護(hù)電路包括第一二極管d1、第二二極管d2，第一二極管d1的負(fù)極連接電源vdd，第一二極管d1的正極分別與輸入/輸出接口端pad和第二二極管d2的負(fù)極連接，第二二極管d2的正極連接電源地gnd。

本實(shí)施例中，預(yù)驅(qū)動端包括第一預(yù)驅(qū)動端pdrv和第二預(yù)驅(qū)動端ndrv，驅(qū)動管包括第一pmos晶體管p1和第一nmos晶體管n1，第一預(yù)驅(qū)動端pdrv與第一pmos晶體管的柵極連接，第一pmos晶體管個源極連接電源vdd，第一pmos晶體管的漏極與第一nmos晶體管的漏極連接，第一nmos晶體管的源極連接電源地gnd，第二預(yù)驅(qū)動端ndrv與第一nmos晶體管n1的柵極連接。

本實(shí)施例中，保護(hù)電路還包括第二pmos晶體管p2和第二nmos晶體管n2，第二pmos晶體管p2的源極與柵極連接，第二pmos晶體管p2的源極還分別與電源vdd、第一pmos晶體管p1的源極、第一二極管d2的負(fù)極連接，第一二極管d1的正極連接輸入/輸出接口端pad，第二pmos晶體管p2的漏極分別與第二nmos晶體管的漏極、第一pmos晶體管p1的漏極、輸入/輸出接口端連接，第二nmos晶體管n2的源極和柵極連接，第二nmos晶體管n2的源極還分別與電源地gnd、第一nmos晶體管n1的源極、第二二極管d2的正極連接，第一二極管d1的負(fù)極連接輸入/輸出接口端pad，第二nmos晶體管n2的漏極還分別與第二二極管d2的負(fù)極、第一nmos晶體管n1的漏極連接。

本實(shí)施例中，當(dāng)預(yù)驅(qū)動端pdrv輸出驅(qū)動p信號時，第一pmos晶體管p1開啟，此時，芯片內(nèi)部輸出信號經(jīng)由第一pmos晶體管p1通過輸入/輸出接口端pad傳輸?shù)狡庠O(shè)備，當(dāng)預(yù)驅(qū)動端ndrv輸出驅(qū)動n信號時，第一nmos晶體管n1開啟，此時，芯片內(nèi)部輸出信號經(jīng)由第一nmos晶體管n1通過輸入/輸出接口端pad傳輸?shù)狡庠O(shè)備，第二pmos晶體管p2的柵極與源極短接，第二pmos晶體管p2的柵極和源極相當(dāng)于共同成為二極管的負(fù)極，第二pmos晶體管p2的漏極相當(dāng)于二極管的正極，第二pmos晶體管p2與電源反接，第二nmos晶體管n2的柵極與源極短接，第二nmos晶體管n2的柵極和源極相當(dāng)于共同成為二極管的正極，第二nmos晶體管n2的漏極相當(dāng)于成為二極管的負(fù)極，第二nmos晶體管n2與電源反接，第一二極管d1的負(fù)極連接電源vdd，第二二極管d2的正極連接電源地gnd。當(dāng)輸入/輸出接口端pad產(chǎn)生一個正esd脈沖時，esd電流分別從第二pmos晶體管p2漏極流向源極、從第一二極管d1的正極流向負(fù)極，進(jìn)行esd能量的泄放。當(dāng)輸入/輸出接口端pad產(chǎn)生一個負(fù)esd脈沖時，esd電流分別從第二nmos晶體管n2漏極流向源極、從第二二極管d2的負(fù)極流向正極，進(jìn)行esd能量的泄放。

作為上述實(shí)施例的進(jìn)一步改進(jìn)，保護(hù)電路還包括第一電阻r1、第二電阻r2和第三nmos晶體管n3，其中，第三nmos晶體管n3的源極與柵極連接，第三nmos晶體管n3的源極連接電源地gnd，第三nmos晶體管的漏極與內(nèi)部信號端pad_i連接，第三nmos晶體管n3的漏極通過連接并聯(lián)的第一電阻r1和第二電阻r2與輸入/輸出接口端pad連接。當(dāng)輸入/輸出接口端pad產(chǎn)生持續(xù)esd電流信號時，第一電阻r1與第二電阻r2對輸入/輸出接口端pad上的尖峰電壓起到限流緩沖作用，持續(xù)esd電流可以通過第一電阻r1和第二電阻r2經(jīng)由第三nmos晶體管n3泄放。

一種基于cmos工藝的esd防護(hù)電路，預(yù)驅(qū)動端控制驅(qū)動管的開啟和關(guān)閉進(jìn)而控制輸入/輸出接口端的信號流方向，保護(hù)電路中的二極管與電源反接，利用二極管的反向擊穿來保護(hù)輸入/輸出接口端不受高壓靜電的傷害，實(shí)現(xiàn)低功耗并提高抗靜電能力，本發(fā)明esd防護(hù)電路的輸入/輸出接口端耐電壓水平達(dá)到hbm模型8000v。

圖3是本發(fā)明一種基于cmos工藝的esd靜電防護(hù)結(jié)構(gòu)整體版圖示意圖，如圖3所示，一種基于cmos工藝的esd防護(hù)結(jié)構(gòu)，包括襯底1、阱區(qū)、晶體管、二極管、電阻和pad層3，其中，阱區(qū)包括第一阱區(qū)21和第二阱區(qū)22，晶體管包括第一pmos晶體管p1、第二pmos晶體管p2、第一nmos晶體管n1、第二nmos晶體管n2、和第三nmos晶體管n3，二極管包括第一二極管d1、第二二極管d2，電阻包括第一電阻r1和第二電阻r2。

具體的，本實(shí)施例中，第一阱區(qū)21和第二阱區(qū)22上設(shè)置襯底1上，第一阱區(qū)21和第二阱區(qū)22平行設(shè)置并彼此間隔，第一pmos晶體管p1和第二pmos晶體管p2并聯(lián)設(shè)置在第一阱區(qū)21內(nèi)，第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3并列設(shè)置在第二阱區(qū)22內(nèi)，第一二極管d1和第二二極管d2設(shè)置在第一阱區(qū)21和第二阱區(qū)22之間，用于增加pmos晶體管與nmos晶體管之間的間隔距離，抑制閂鎖效應(yīng)的發(fā)生，第一二極管d1和第二二極管d2平行設(shè)置并彼此間隔，pad層3覆蓋在第一pmos晶體管p1、第二pmos晶體管p2、第一二極管d1、第二二極管d2、第一nmos晶體管n1、第二nmos晶體管n2和第三nmos晶體管n3的上方。本實(shí)施例中，第一電阻r1和第二電阻r2設(shè)置第二阱區(qū)22內(nèi)，第一電阻r1和第二電阻r2并列放置，第一電阻r1和第二電阻r2之間彼此間隔。結(jié)合圖1和圖3，第一pmos晶體管p1的源極連接電源vdd，第一pmos晶體管p1的漏極與第一nmos晶體管n1的漏極連接，第一nmos晶體管n1的源極連接電源地gnd，第二pmos晶體管p1的源極與柵極連接，第二pmos晶體管p2的源極還分別與電源vdd、第一pmos晶體管p1的源極、第一二極管d1的負(fù)極連接，第一二極管d1的正極連接pad層(圖2中的輸入/輸出接口端pad對應(yīng)圖3中的pad層3)，第二pmos晶體管p2的漏極分別與第二nmos晶體管n2的漏極、第一pmos晶體管p1的漏極、第一二極管d1的正極、pad層連接，第二nmos晶體管n2的源極和柵極連接，第二nmos晶體管n2的源極還分別與電源地gnd、第一nmos晶體管n1的源極、第二二極管d2的正極連接，第一二極管d1的負(fù)極連接pad層，第二nmos晶體管n2的漏極n2還分別與第二二極管d2的負(fù)極、第一nmos晶體管n1的漏極連接，第三nmos晶體管n3的源極與柵極連接，第三nmos晶體管n3的源極連接電源地gnd，第三nmos晶體管n3的漏極通過連接并聯(lián)的第一電阻r1、第二電阻r2與pad層連接。

圖4是本發(fā)明晶體管版圖的平面示意圖，如圖4所示，作為上述esd防護(hù)結(jié)構(gòu)實(shí)施例的進(jìn)一步改進(jìn)，本實(shí)施例中，晶體管包括源極區(qū)s、漏極區(qū)d和柵極區(qū)g，其中，柵極區(qū)g在源極區(qū)s和柵極區(qū)g間呈插指狀分布，漏極區(qū)d上設(shè)置有第一接觸孔c1和第一通孔v1，本實(shí)施例中，第一接觸孔c1設(shè)置在漏極區(qū)d的中心位置且呈單列分布，以保證第一接觸孔c1與漏極區(qū)d兩側(cè)柵極區(qū)g間隔一定的距離。本實(shí)施例中，第一接觸孔c1與第一通孔v1沿第一方向a錯開設(shè)置，第一接觸孔c1與第一通孔v1沿與第一方向a垂直的第二方向b錯開。源極區(qū)s上設(shè)置有第二接觸孔c2，漏極區(qū)d上的第一接觸孔c1與源極區(qū)s上的第二接觸孔c2沿第一方向a錯開設(shè)置，第一接觸孔c1、第一通孔v1和第二接觸孔c2以這樣設(shè)置的方式，改善電流泄放的均勻性。

圖5是本發(fā)明晶體管結(jié)構(gòu)的硅化物阻擋層平面示意圖，結(jié)合圖4和圖5，作為上述晶體管實(shí)施例的進(jìn)一步改進(jìn)，晶體管漏極區(qū)d覆蓋有第一硅化物阻擋層sab1，第一硅化物阻擋層sab1在與第一接觸孔c1對應(yīng)位置上開設(shè)有第一窗口k1，第一窗口k1的面積大于第一接觸孔c1的面積。在漏極區(qū)d上覆蓋的第一硅化物阻擋層sab1與第一接觸孔c1對應(yīng)位置上的第一硅化物阻擋層sab1上開設(shè)第一窗口k1，增加晶體管漏極電阻，提高晶體管的esd耐壓，增加晶體管的可靠性。

作為上述晶體管結(jié)構(gòu)實(shí)施例的進(jìn)一步改進(jìn)，本實(shí)施例中，晶體管的漏極區(qū)d、柵極區(qū)g和源極區(qū)s均呈矩形，其中，源極區(qū)s與相鄰柵極區(qū)g之間的第一邊角a均為鈍角，避免源極區(qū)s與相鄰柵極區(qū)g的邊角產(chǎn)生尖端放電漏極區(qū)d與相鄰柵極區(qū)g之間的第二邊角b均為鈍角，避免漏極區(qū)d與相鄰柵極區(qū)g的邊角產(chǎn)生尖端放電，從而提高晶體管esd放電的耐壓能力。

圖6是本發(fā)明二極管版圖的平面示意圖，如圖6所示，本實(shí)施例中，二極管包括間隔設(shè)置的第一區(qū)q1和第二區(qū)q2，本實(shí)施例中，第一區(qū)q1呈環(huán)形，第二區(qū)q2設(shè)置在第一區(qū)q1的中心位置，本實(shí)施例中，第一區(qū)q1為p區(qū)，第二區(qū)q2相應(yīng)為n區(qū)，顯然的，第一區(qū)q1也可以是n區(qū)，第二區(qū)q2相應(yīng)為p區(qū)。第一區(qū)q1上設(shè)置有第三接觸孔c3和第二接觸孔v2，第三接觸孔c3與第二通孔v2交叉間隔設(shè)置，第二區(qū)q2上設(shè)置有第四接觸孔c4和第三通孔v3，第四接觸孔c4與第三通孔v3沿第三方向m錯開設(shè)置，第四接觸孔c4與第三通孔v3沿與所述第三方向m垂直的第四方向n錯開設(shè)置，第四接觸孔c4與第三通孔v3這樣的設(shè)置擺放方式，可以使esd電流均勻泄放。

具體的，二極管第一區(qū)和第二區(qū)上均覆蓋有第二硅化物阻擋層sab2，第二硅化物阻擋層sab2在與第四接觸孔c4對應(yīng)位置上開設(shè)有第二窗口k2，第二窗口k2的面積大于第四接觸孔c4的面積，增加二極管內(nèi)部電阻，提高二極管esd耐壓能力。

一種基于cmos工藝的esd防護(hù)結(jié)構(gòu)，將二極管設(shè)置在第一阱區(qū)和第二阱區(qū)之間以將pmos晶體管和nmos晶體管間隔開，抑制閂鎖效應(yīng)的發(fā)生，利用二極管的反向擊穿來保護(hù)輸入/輸出接口端不受高壓靜電的傷害，實(shí)現(xiàn)低功耗并提高抗靜電能力，本發(fā)明esd防護(hù)電路的輸入/輸出接口端耐電壓水平達(dá)到hbm模型8000v。

以上是對本發(fā)明的較佳實(shí)施進(jìn)行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權(quán)利要求所限定的范圍內(nèi)。