一種mosfet結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體制造技術(shù)，特別地，本發(fā)明涉及一種低漏電流的MOSFET結(jié)構(gòu)及其制作方法。
技術(shù)背景
[0002]在MOSFET結(jié)構(gòu)中，為了增強(qiáng)柵對溝道的控制能力，更好的抑制短溝道效應(yīng)，希望溝道部分越窄越好。然而，隨著溝道長度的增大，短溝道效應(yīng)對器件特性的影響越來越嚴(yán)重，特別是對關(guān)態(tài)漏電流而言，隨著柵長減小，柵電極對溝道的控制能力減弱，由于DIBL效應(yīng)的存在，器件無法完全關(guān)斷，產(chǎn)生很大的漏電流。
[0003]DIBL效應(yīng)是指漏端感應(yīng)勢魚降低效應(yīng)(Drain Induct1n Barrier Lower)是短溝道器件中存在的一種非理想效應(yīng)，即當(dāng)溝道長度減小，源漏電壓增加而使得源區(qū)和漏區(qū)PN結(jié)耗盡區(qū)靠近時(shí)，溝道中的電力線可以從漏區(qū)穿越到源區(qū)，并導(dǎo)致源端勢壘高度降低，從而使源區(qū)注入溝道的載流子數(shù)目增加，漏端電流增大。隨著溝道長度的進(jìn)一步減小，DIBL的影響越來越嚴(yán)重，使晶體管閾值電壓降低，器件電壓增益下降，同時(shí)也限制了超大規(guī)模集成電路集成度的提聞。
[0004]因此，針對這一問題，本發(fā)明提出了一種控制MOSFET關(guān)態(tài)漏電流的方法，具體的，在柵極兩側(cè)的半導(dǎo)體襯底中形成絕緣體，該絕緣體位于柵極下方60?70nm處，其寬度為15?25nm，分別緊鄰源漏區(qū)但并不相連，通過在源漏區(qū)之間引入絕緣體，有效地增大了源漏之間的介電常數(shù)，減小源漏之間的電容耦合；同時(shí)源漏之間絕緣體的存在有效地減小了該絕緣體厚度范圍內(nèi)的漏電流，位于絕緣體厚度上方的電流處于柵控范圍之內(nèi)，可有效關(guān)斷，而位于絕緣體厚度下方的電流距離溝道的距離很大，對器件特性的影響很小。通過本發(fā)明，有效地減小了 DIBL效應(yīng)對器件的不良影響，同時(shí)能抑制器件漏電流，改善器件特性。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種MOSFET制造方法，包括:
[0006]a.提供襯底和偽柵，所述偽柵的材料為二氧化硅；
[0007]b.在所述偽柵兩側(cè)形成矩形側(cè)墻，所述側(cè)墻的材料為氮化硅；
[0008]c.在所述矩形側(cè)墻兩側(cè)淀積二氧化硅層，所述二氧化硅層與偽柵平齊；
[0009]d.去除所述矩形側(cè)墻，并對暴露出的襯底進(jìn)行各向異性刻蝕，形成第一空位；
[0010]e.在所述第一空位中填充絕緣體；
[0011]f.對絕緣體進(jìn)行減薄，形成第二空位；
[0012]g.以第二空位兩側(cè)的硅為籽晶進(jìn)行外延生長，形成硅層以填充所述第二空位；
[0013]h.去除二氧化硅層，露出襯底以及硅層。
[0014]其中，所述步驟h之后還包括步驟1:在所述半導(dǎo)體結(jié)構(gòu)上一次形成源漏擴(kuò)展區(qū)、側(cè)墻、源漏區(qū)、層間介質(zhì)層和柵極疊層。
[0015]其中，所述矩形側(cè)墻的寬度為15?25nm。
[0016]其中，所述矩形側(cè)墻的形成方法為:
[0017]j.在襯底和偽柵上形成氮化硅層，該氮化硅層位于偽柵側(cè)壁上的厚度等于所述矩形側(cè)墻的厚度；
[0018]k.在所述氮化硅層上形成犧牲側(cè)墻；
[0019]1.采用各向同性刻蝕去除臨時(shí)側(cè)墻下方和其兩側(cè)襯底上的氮化硅，形成所述矩形側(cè)墻。
[0020]其中，去除所述矩形側(cè)墻的方法是濕法刻蝕。
[0021]其中，所述空位的深度為70?80nm。
[0022]其中，對所述空位進(jìn)行減薄的方法為各向異性刻蝕和各向同性刻蝕的組合。
[0023]其中，所述絕緣體的材料可以是二氧化硅和/或氮化硅。
[0024]本發(fā)明還提供一種MOSFET結(jié)構(gòu)，包括:
[0025]襯底；
[0026]位于所述襯底上方的柵極疊層；
[0027]位于所述柵極疊層兩側(cè)襯底中的源漏區(qū)；
[0028]覆蓋所述源漏區(qū)的層間介質(zhì)層；
[0029]位于柵極疊層兩側(cè)邊緣下方的源漏擴(kuò)展區(qū)；
[0030]其中，柵極疊層兩側(cè)邊緣下方的源漏擴(kuò)展區(qū)下方分別具有互不相連的絕緣體。
[0031]通過本發(fā)明提出的控制MOSFET關(guān)態(tài)漏電流的方法，具體的，在柵極兩側(cè)的半導(dǎo)體襯底中形成絕緣體，該絕緣體位于柵極下方60?70nm處，其寬度為15?25nm，分別緊鄰源漏區(qū)但并不相連，通過在源漏區(qū)之間引入絕緣體，有效地增大了源漏之間的介電常數(shù)，減小源漏之間的電容耦合；同時(shí)源漏之間絕緣體的存在有效地減小了該絕緣體厚度范圍內(nèi)的漏電流，位于絕緣體厚度上方的電流處于柵控范圍之內(nèi)，可有效關(guān)斷，而位于絕緣體厚度下方的電流距離溝道的距離很大，對器件特性的影響很小。通過本發(fā)明，有效地減小了 DIBL效應(yīng)對器件的不良影響，同時(shí)能抑制器件漏電流，改善器件特性。
【附圖說明】
[0032]圖1至圖14示意性地示出了形成根據(jù)本發(fā)明的制造方法各階段半導(dǎo)體結(jié)構(gòu)的剖面圖。
【具體實(shí)施方式】
[0033]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本發(fā)明的實(shí)施例作詳細(xì)描述。
[0034]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0035]本發(fā)明提供了一種MOSFET結(jié)構(gòu)，包括:
[0036]襯底100 ；
[0037]位于所述襯底100上方的柵極疊層500 ；
[0038]位于所述柵極疊層600兩側(cè)襯底中的源漏區(qū)305 ；
[0039]覆蓋所述源漏區(qū)的層間介質(zhì)層400 ；
[0040]位于柵極疊層600兩側(cè)邊緣下方的源漏擴(kuò)展區(qū)205 ；
[0041]其中，柵極疊層600兩側(cè)邊緣下方的源漏擴(kuò)展區(qū)205下方分別具有互不相連的絕緣體200。
[0042]其中絕緣體200于柵極下方60?70nm處，其寬度為15?25nm，分別緊鄰源漏區(qū)但并不相連，通過在源漏區(qū)之間引入絕緣體，有效地增大了源漏之間的介電常數(shù)，減小源漏之間的電容耦合；同時(shí)源漏之間絕緣體的存在有效地減小了該絕緣體厚度范圍內(nèi)的漏電流，位于絕緣體厚度上方的電流處于柵控范圍之內(nèi)，可有效關(guān)斷，而位于絕緣體厚度下方的電流距離溝道的距離很大，對器件特性的影響很小。
[0043]柵結(jié)構(gòu)包括柵極介質(zhì)層、功函數(shù)調(diào)節(jié)層和柵極金屬層。柵介質(zhì)層優(yōu)選材料為氮氧化娃，也可為氧化娃或高K材料。其等效氧化厚度為0.5nm?5nm。柵極金屬層可以只為金屬柵極，也可以為金屬/多晶娃復(fù)合柵極，其中多晶娃上表面上具有娃化物。
[0044]半導(dǎo)體溝道區(qū)位于襯底100的表面，其優(yōu)選材料為單晶硅或單晶鍺合金薄膜，其厚度為5?20nm。該區(qū)域是極輕摻雜甚至未摻雜的。在摻雜的情況下，其摻雜類型與源漏區(qū)摻雜相反。
[0045]源漏區(qū)305分別位于柵極疊層兩側(cè)，襯底100內(nèi)。源區(qū)與漏區(qū)相對稱，其摻雜類型與襯底相反。
[0046]下面結(jié)合附圖對本發(fā)明的制作方法進(jìn)行詳細(xì)說明，包括以下步驟。需要說明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0047]首先提供襯底，并在所述柵極介質(zhì)層上形成偽柵結(jié)構(gòu)101，如圖1所示。所述偽柵結(jié)構(gòu)101可以是單層的，也可以是多層的。偽柵結(jié)構(gòu)101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為1nm?200nm。本是實(shí)例中，偽柵結(jié)構(gòu)包括多晶硅和二氧化，具體的，采用化學(xué)汽相淀積的方法在柵極空位中填充多晶硅，接著在多晶硅上方形成一層二氧化硅介質(zhì)層，形成方法可以是外延生長、氧化、CVD等。接著采用常規(guī)CMOS工藝光刻和刻蝕所淀積的偽柵疊層形成柵電極圖形。需說明地是，以下若無特別說明，本發(fā)明實(shí)施例中各種介質(zhì)材料的淀積均可采用上述所列舉的形成柵介質(zhì)層相同或類似的方法，故不再贅述。
[0048]接下來，在所述半導(dǎo)體結(jié)構(gòu)上淀積形成氮化硅層，如圖2所示，該氮化硅層覆蓋上述半導(dǎo)體襯底100以及偽柵疊層101，其位于偽柵側(cè)壁上的厚度等于所需的矩形側(cè)墻102的厚度。具體的該氮化硅層的形成方法可以是CVD、ALD、APCVD等。
[0049]之后，在所述氮化硅層上形成犧牲側(cè)墻103，如圖3所示，所述犧牲側(cè)墻的材料為二氧化硅，其目的在于在下一步中刻蝕形成方向側(cè)墻102的過程中作為保護(hù)掩膜，其最大厚度與上述過程中形成的氮化硅層厚度相同。具體的，用LPCVD淀積犧牲側(cè)墻介質(zhì)層二氧化硅，接著用會客技術(shù)在柵電極兩側(cè)形成二氧化硅側(cè)墻103。側(cè)墻103還可以通過包括沉積刻蝕工藝形成。
[0050]接下來，對所述氮化硅層進(jìn)行各向同性刻蝕，去除犧牲側(cè)墻103下方和其外側(cè)襯底上的氮化硅，形成所述矩形側(cè)墻102，所述矩形側(cè)墻102的寬度為15?25nm，如圖4所示。具體的刻蝕方法可以采用熱磷酸對所述半導(dǎo)體進(jìn)行選擇性刻蝕，直至露出半導(dǎo)體襯底100表面以及偽柵疊層101頂表面。此時(shí)該氮化硅層被刻蝕成為兩個(gè)矩形側(cè)墻102，位于偽柵疊層兩側(cè)。接下來，去除犧牲側(cè)墻103，露出所述矩形側(cè)墻，如圖5所示。
[0051]接下來，如圖6所示，在所述矩形側(cè)墻102兩側(cè)淀積二氧化硅層105，所述二氧化硅層105與偽柵101平齊，