件性能。在本實施例中，優(yōu)選的，采用硅作為第一半導體層300的材料進行外延生長，直至生長出的硅層與偽柵結構200邊界處平齊時，停止生長。生長完成的半導體結構如圖3所示。
[0044]接下來，去除犧牲側墻102，在未被硅300填充的空位201中填充第二半導體層400，所述第二半導體層400的材料為硅或硅鍺，并且所述硅鍺中鍺所占的比例小于硅鍺溝道層101中鍺所占的比例。具體的，去除所述學生側墻102的方法可以采用濕法刻蝕，所述第二半導體層400的填充方法可以為外延生長或化學汽相淀積。由于所述第二半導體層400中鍺的比例大于硅鍺溝道層101中鍺所占的比例，其具有更大的禁帶寬度，由于晶格不匹配，第二半導體層400將會對硅鍺溝道層101產(chǎn)生應力，從而增大溝道中載流子的遷移率，進一步提高器件性能。在本實施例中，優(yōu)選的，采用硅作為第二半導體層400的材料。完成之后的半導體結構剖面圖如圖4所示。
[0045]接下來，對偽柵結構200兩側的襯底進行摻雜，以形成源漏擴展區(qū)，還可以進行Halo注入，以形成Halo注入?yún)^(qū)。其中源漏擴展區(qū)的雜質(zhì)類型與器件類型一致，Halo注入的雜質(zhì)類型與器件類型相反。
[0046]可選地，在柵極堆疊的側壁上形成側墻401，用于將柵極隔開，如圖6所示。具體的，用LPCVD淀積40nm?80nm厚的犧牲側墻介質(zhì)層氮化娃,接著用會客技術再柵電極兩側形成寬度為35nm?75nm的氮化硅犧牲側墻102。犧牲側墻102還可以由氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。犧牲側墻102可以具有多層結構。犧牲偵技嗇102還可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是1nm-1OOnmJn 30nm、50nm或 80nm。
[0047]接下來,在所述半導體結構上淀積一層厚度為1nm?35nm厚的二氧化娃介質(zhì)層，并以該介質(zhì)層為緩沖層，離子注入源漏區(qū)。對P型晶體而言，摻雜劑為硼或弗化硼或銦或鎵等。對N型晶體而言，摻雜劑為磷或砷或銻等。摻雜濃度為5el019Cm_3?lel02°Cm_3。源漏區(qū)摻雜完成后，在所述半導體結構上形成層間介質(zhì)層500。在本實施例中，層間介質(zhì)層500的材料為二氧化硅。淀積完層間介質(zhì)層500的半導體結構如圖7所示。
[0048]接下來，去除所述偽柵結構200，形成偽柵空位。去除偽柵結構200可以采用濕刻和/或干刻除去。在一個實施例中，采用等離子體刻蝕。
[0049]接下來，如圖8所示，在柵極空位中形成柵極疊層。柵極疊層可以只為金屬柵極，也可以為金屬/多晶硅復合柵極，其中多晶硅上表面上具有硅化物。
[0050]具體的，優(yōu)選的，在偽柵空位中柵極介質(zhì)層601，接下來沉積功函數(shù)調(diào)節(jié)層602，之后再在功函數(shù)金屬層之上形成柵極金屬層603。所述柵極介質(zhì)層601可以是熱氧化層，包括氧化硅、氮氧化硅；也可為高K介質(zhì)，例如HfAlON、HfSiA10N、HfTaA10N、HfTiA10N、Hf0N、HfSi0N、HfTa0N、HfTi0N、Al203、La203、Zr02、LaAlO 中的一種或其組合，柵極介質(zhì)層 601 的厚度可以為Inm-1Onm,例如3nm、5nm或8nm?？梢圆捎脽嵫趸?、化學氣相沉積(CVD)或原子層沉積(ALD)等工藝來形成柵極介質(zhì)層601。
[0051]功函數(shù)金屬層可以采用TiN、TaN等材料制成,其厚度范圍為3nm?15nm。金屬導體層可以為一層或者多層結構。其材料可以為TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax^NiTax中的一種或其組合。其厚度范圍例如可以為 10nm-40nm,如 20nm 或 30nm。
[0052]最后進入常規(guī)CMOS厚道工藝，包括點擊鈍化層、開接觸孔以及金屬化等，即可制的所述超薄SOI MOS晶體管。
[0053]由于GIDL產(chǎn)生的漏電流大小與該區(qū)域內(nèi)的半導體材料禁帶寬度大小密切相關，且隨著材料禁帶寬度的增大而減小，因此，采用禁帶寬度較大第一半導體材料300替換原溝道材料硅鍺，可有效增大GIDL區(qū)域的材料禁帶寬度，從而減小漏電流，優(yōu)化器件性能。同時，由于所述第二半導體層400中鍺的比例大于硅鍺溝道層101中鍺所占的比例，其具有更大的禁帶寬度，由于晶格不匹配，第二半導體層400將會對硅鍺溝道層101產(chǎn)生應力，從而增大溝道中載流子的遷移率，進一步提高器件性能。
[0054]雖然關于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本發(fā)明的精神和所附權利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發(fā)明保護范圍內(nèi)的同時，工藝步驟的次序可以變化。
[0055]此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權利要求旨在將這些工藝、機構、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
【主權項】
1.一種MOSFET制造方法，包括: a.提供襯底(100)； b.在襯底上形成硅鍺溝道層(101)、偽柵疊層(200)和犧牲側墻(102)； c.去除未被偽柵疊層(200)覆蓋的以及位于偽柵疊層(200)兩側下方的硅鍺溝道層(101)和部分襯底(100)，形成空位(201)； d.在所述半導體結構上選擇性外延生長第一半導體層(300)以填充空位(201)的底部和側壁區(qū)域； e.去除犧牲側墻(102)，在未被第一半導體層(300)填充的空位(201)中填充第二半導體層(400)。
2.根據(jù)權利要求1所述的制造方法，其特征在于，所述硅鍺溝道層(101)的厚度為3?6nm。
3.根據(jù)權利要求1所述的制造方法，其特征在于，形成所述空位(201)的方法是各向異性刻蝕和各向同性刻蝕的組合。
4.根據(jù)權利要求1所述的制造方法，其特征在于，所述空位(201)與偽柵疊層(200)重疊的長度H為5?10nm。
5.根據(jù)權利要求1所述的制造方法，其特征在于，所述第一半導體層(300)的禁帶寬度大于所述硅鍺溝道層(101)的禁帶寬度。
6.根據(jù)權利要求1或5所述的制造方法，其特征在于，所述第一半導體層(300)的材料是娃。
7.根據(jù)權利要求1所述的制造方法，其特征在于，所述第二半導體層(400)的材料為硅或娃鍺。
8.根據(jù)權利要求7所述的制造方法，其特征在于，所述第二半導體層(400)為硅鍺時，其中鍺所占的比例小于硅鍺溝道層(101)中鍺所占的比例。
9.根據(jù)權利要求1所述的制造方法，其特征在于，所述第二半導體層(400)的填充方法為外延生長或化學汽相淀積。
10.根據(jù)權利要求1所述的制造方法，其特征在于，在步驟e之后還包括步驟: f.在所述半導體結構上依次形成源漏擴展區(qū)、側墻(401)、源漏區(qū)以及層間介質(zhì)層(500)； g.去除偽柵疊層(200)以形成偽柵空位，在所述偽柵空位中依次沉積柵極介質(zhì)層(601)、功函數(shù)調(diào)節(jié)層(602)和柵極金屬層(603)。
11.一種MOSFET結構，包括:襯底(100)、位于所述襯底(100)上方的硅鍺溝道層(101)、位于所述硅鍺溝道層(101)上方的柵極疊層(600)、位于柵極疊層(600)兩側的襯底中的第一半導體層(300)和第二半導體層(400)、位于所述第一半導體層(300)和第二半導體層(400)中的源漏擴展區(qū)(210)和源漏區(qū)(202)、覆蓋所述柵極疊層(600)和所述源漏區(qū)(202)的層間介質(zhì)層(500)，其中， 構成所述第一半導體層(300)的材料禁帶寬度大于所述硅鍺溝道層(101)的禁帶寬度。
12.根據(jù)權利要求11所述的制造方法，其特征在于，所述第一半導體層(300)位于柵極疊層(600)邊緣下方，其與柵極疊層相重疊的截面長度的最大值H大于源漏擴展區(qū)(201)的長度L。
13.根據(jù)權利要求11所述的制造方法，其特征在于，所述硅鍺溝道層(101)的厚度為3 ?6nm。
14.根據(jù)權利要求11或12所述的制造方法，其特征在于，所述第一半導體層(300)的長度H為5?10nm。
15.根據(jù)權利要求11所述的制造方法，其特征在于，所述第二半導體層(400)的半導體材料為硅或硅鍺。
16.根據(jù)權利要求15所述的制造方法，其特征在于，所述第二半導體層(400)為硅鍺時，其中鍺所占的比例小于硅鍺溝道層(101)中鍺所占的比例。
【專利摘要】本發(fā)明提供一種MOSFET結構及其制造方法，其中該方法包括：a.提供襯底(100)；b.在襯底上形成硅鍺溝道層(101)、偽柵疊層(200)和犧牲側墻(102)；c.去除未被偽柵疊層(200)覆蓋的以及位于偽柵疊層(200)兩側下方的硅鍺溝道層(101)和部分襯底(100)，形成空位(201)；d.在所述半導體結構上選擇性外延生長第一半導體層(300)以填充空位(201)的底部和側壁區(qū)域；e.去除犧牲側墻(102)，在未被第一半導體層(300)填充的空位(201)中填充第二半導體層(400)。本發(fā)明方法所制備的半導體結構能夠提高溝道中的載流子遷移率，有效地抑制了短溝道效應的不良影響，提高了器件性能。
【IPC分類】H01L29-08, H01L29-06, H01L29-78, H01L21-336
【公開號】CN104576378
【申請?zhí)枴緾N201310476543
【發(fā)明人】尹海洲
【申請人】中國科學院微電子研究所
【公開日】2015年4月29日
【申請日】2013年10月13日
【公告號】WO2015051563A1