一種finfet制造方法
【技術領域】
[0001]本發(fā)明涉及半導體工藝，具體的，本發(fā)明涉及一種FINFET制造方法。
技術背景
[0002]隨著半導體器件的尺寸按比例縮小，出現(xiàn)了閾值電壓隨溝道長度減小而下降，漏電流增加等問題，也即，在半導體器件中產(chǎn)生了短溝道效應。為了應對來自半導體設計和制造方面的挑戰(zhàn)，導致了鰭片場效應晶體管，即FinFET的發(fā)展。
[0003]在設計中，考慮到器件性能，F(xiàn)inFET鰭片多為長方體形狀。然而在實際工藝中，長方體形狀的鰭片抗壓能力差，極易倒塌，因此，生產(chǎn)中的FinFET均采用三角形鰭片，而這一形狀會增加很多工藝步驟的難度，比如鰭片刻蝕，源漏區(qū)摻雜等。特別是在源漏區(qū)摻雜時，為了盡可能的在鰭片中實現(xiàn)均勻摻雜，現(xiàn)有技術中多采用具有一定傾斜角度的離子注入進行源漏區(qū)摻雜。然而這種方法受鰭片高度、鰭片間距等諸多因素的影響，不僅工藝步驟復雜，也難以獲得均勻摻雜。
[0004]為了解決這一問題，本發(fā)明提供了一種新型FinFET源漏摻雜方法，即在鰭片形成后，在半導體表面形成高于鰭片頂部的淺溝槽隔離結構，并在所述淺溝槽隔離結構上方形成偽柵疊層，源漏區(qū)所在的鰭片位于偽柵疊層兩側(cè)下方的淺溝槽隔離結構中，形成類似平面器件的結構，即可采用垂直的離子注入完成源漏區(qū)摻雜。采用本發(fā)明的制造方法，有效地避免了三角形鰭片形狀在源漏區(qū)摻雜中造成的不良影響，優(yōu)化了器件性能，同時降低了工藝復雜度。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供了一種FinFET制造方法，有效地避免了三角形鰭片形狀在源漏區(qū)摻雜中造成的不良影響，優(yōu)化了器件性能，同時降低了工藝復雜度。具體的，該方法包括:
[0006]a.提供襯底；
[0007]b.在所述襯底上形成鰭片；
[0008]c.在所述半導體結構上形成淺溝槽隔離結構；
[0009]d.在所述淺溝槽隔離結構表面形成偽柵疊層，所述偽柵疊層與鰭片相交；
[0010]e.對所述半導體結構進行離子注入，形成源/漏區(qū)；
[0011]f.在所述半導體結構上淀積層間介質(zhì)層；
[0012]g.去除偽柵疊層，形成偽柵空位；
[0013]h.在偽柵空位下方形成摻雜區(qū)以抑制源漏穿通漏電流；
[0014]1.對偽柵空位下方的淺溝槽隔離結構進行刻蝕，直至其頂部與源漏摻雜區(qū)底部平齊；
[0015]j.在所述偽柵空位中填充柵極疊層。
[0016]其中，所述淺溝槽隔離結構上表面比鰭片頂部高出5?10nm，所述淺溝槽隔離結構的材料為二氧化硅。
[0017]其中，所述偽柵疊層寬度等于所述半導體結構鰭片上的溝道長度。
[0018]其中，去除所述偽柵疊層下方的淺溝槽隔離結構時，去除深度為20?60nm。
[0019]其中，所述摻雜區(qū)位于偽柵空位下方20?60nm深度范圍內(nèi)，形成所述摻雜區(qū)的方法為離子注入，所述摻雜區(qū)的摻雜類型與襯底相同，所述摻雜區(qū)的摻雜濃度范圍為lel8cm 3 ?lel9cm 3。
[0020]根據(jù)本發(fā)明提供的新型FinFET源漏摻雜方法，即在鰭片形成后，在半導體表面形成高于鰭片頂部的淺溝槽隔離結構，并在所述淺溝槽隔離結構上方形成偽柵疊層，源漏區(qū)所在的鰭片位于偽柵疊層兩側(cè)下方的淺溝槽隔離結構中，形成類似平面器件的結構，即可采用垂直的離子注入完成源漏區(qū)摻雜以及溝道下方防止穿通的重摻雜。采用本發(fā)明的制造方法，有效地避免了三角形鰭片形狀在源漏區(qū)摻雜中造成的不良影響，優(yōu)化了器件性能，同時降低了工藝復雜度。
【附圖說明】
[0021]圖1和圖12示意性地示出形成根據(jù)本發(fā)明的制造半導體鰭片的方法各階段半導體結構的三維等角圖。
[0022]圖2、圖4、圖5、圖6、圖7、圖8和圖9示意性地示出形成根據(jù)本發(fā)明的制造半導體鰭片的方法各階段半導體結構的剖面圖。
[0023]圖3、圖10和圖11示意性地示出形成根據(jù)本發(fā)明的制造半導體鰭片的方法各階段半導體結構的俯視圖。
【具體實施方式】
[0024]如圖2所示，本發(fā)明提供了一種FinFET結構，包括:襯底100、鰭片200、柵極結構、源漏區(qū)和淺溝槽隔離結構300，其中，所述淺溝槽隔離結構300為二氧化硅。
[0025]襯底100包括硅襯底(例如硅晶片)。其中，襯底100可以包括各種摻雜配置。其他實施例中襯底100還可以包括其他基本半導體，例如鍺或化合物半導體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內(nèi)。
[0026]鰭片200通過刻蝕襯底100形成，與襯底100具有相同的材料和晶向，通常，鰭片200的長度為80nm?200nm,厚度為30nm?50nm。源漏區(qū)位于鰭片200兩端，具有相同的長度。溝道位于鰭片200中部，源漏區(qū)之間，長度為30?50nm。
[0027]柵結構包包括柵極介質(zhì)層、功函數(shù)調(diào)節(jié)層和柵極金屬層。
[0028]以下將參照附圖更詳細地描述本實發(fā)明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0029]應當理解，在描述器件的結構時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個區(qū)域?qū)⑽挥诹硪粚?、另一個區(qū)域“下面”或“下方”。
[0030]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0031]在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發(fā)明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。
[0032]參見圖1，本發(fā)明意圖制作位于襯底100上方的半導體鰭片200。僅僅作為示例，襯底100和鰭片200都由硅組成。通過在襯底100表面外延生長半導體層并刻蝕該半導體層而形成鰭片200，所述外延生長方法可以是分子束外延法(MBE)或其他方法，所述刻蝕方法可以是干法刻蝕或干法/濕法刻蝕。鰭片200高度為100?150nm。
[0033]鰭片200形成之后，對所述半導體結構進行淺溝槽隔離，以形成第一淺溝槽隔離結構300，其沿A-A方向的剖面圖如圖2所示。優(yōu)選地，首先在半導體鰭片200上成氮化硅和緩沖二氧化硅圖形，作為溝槽腐蝕的掩膜。接下來在襯底100上腐蝕出具有一定深度和側(cè)墻角度的溝槽。然后生長一薄層二氧化硅，以圓滑溝槽的頂角和去掉刻蝕過程中在硅表面引入的損傷。氧化之后進行溝槽填充，填充介質(zhì)可以是二氧化硅。接下來使用CMP工藝對半導體襯底表面進行平坦化，磨平后的淺溝槽隔離結構300表面沒過鰭片200的最高處5?10nm。其俯視圖如圖3所示。
[0034]接下來，在淺溝槽隔離結構300表面形成偽柵結構，所述偽柵結構與鰭片200垂直，其寬度等于所述半導體結構鰭片上的溝道長度。具體的，所述偽柵疊層可以是單層的，也可以是多層的。偽柵疊層可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以為10-100nm。可以采用熱氧化、化學氣相沉積(CVD)、原子層沉積(ALD)等工藝來形成偽柵疊層。本實施例中，偽柵結構由多晶硅層302和二氧化硅層301組成，其沿著圖1中B-B方向的剖面圖如圖4所示。
[0035]可選地，在柵極堆疊的側(cè)壁上形成側(cè)墻，用于將柵極隔開。側(cè)墻可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻可以具有多層結構。側(cè)墻可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是1nm-1OOnmJn