形成于全局隔離或局部隔離的襯底上的三維的鍺基半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實施例涉及半導(dǎo)體器件的領(lǐng)域，并且尤其涉及形成于全局隔離或局部隔離的襯底上的三維的鍺基半導(dǎo)體器件。
【背景技術(shù)】
[0002]在過去幾十年中，集成電路中特征的按比例縮放已經(jīng)是日益增長的半導(dǎo)體產(chǎn)業(yè)的驅(qū)動力。按比例縮放到越來越小的特征使得能夠增大半導(dǎo)體芯片的有限的基板面上功能單元的密度。例如，縮小晶體管尺寸容許在芯片上并入所增大的數(shù)量的存儲器件，導(dǎo)致制造具有增大容量的產(chǎn)品。然而，對更多容量的驅(qū)動不是沒有問題。優(yōu)化每一個器件的性能的必要性變得越來越顯著。
[0003]在集成電路器件的制造中，隨著設(shè)備尺寸繼續(xù)按比例縮小，諸如三柵極晶體管之類的多柵極晶體管已經(jīng)變得更加普遍。在常規(guī)工藝中，普遍在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些情形下，由于體硅襯底的降低成本并且其使得不太復(fù)雜的三柵極制造過程成為可能，所以提硅襯底是優(yōu)選的。在其它情形下，由于三柵極晶體管的改善的短溝道行為，絕緣體上硅襯底是優(yōu)選的。
[0004]由全局隔離或局部隔離形成的絕緣體上硅襯底還可以用于制造柵極全包圍。許多不同的技術(shù)已經(jīng)嘗試制造這種三維隔離溝道器件。然而，對于這種半導(dǎo)體器件，在隔離形成的領(lǐng)域中仍然需要重大改善。
[0005]在另一方面中，已經(jīng)嘗試了許多不同該技術(shù)來改善晶體管的迀移率。然而，在半導(dǎo)體器件的電子和/或空穴迀移率改善的領(lǐng)域中仍需要顯著進步。
【附圖說明】
[0006]圖1A-1K示出了根據(jù)本發(fā)明的實施例的制造半導(dǎo)體器件的方法中的各個操作的橫截面視圖。
[0007]圖2A-2K示出了根據(jù)本發(fā)明的實施例的制造半導(dǎo)體器件的另一種方法中的各個操作的橫截面視圖。
[0008]圖3A-3G示出了根據(jù)本發(fā)明的實施例的制造半導(dǎo)體器件的另一種方法中的各個操作的橫截面視圖。
[0009]圖4A示出了根據(jù)本發(fā)明的實施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖。
[0010]圖4B示出了根據(jù)本發(fā)明的實施例的圖4A中如沿著a-a’軸所得到的基于納米線的半導(dǎo)體結(jié)構(gòu)的橫截面溝道視圖。
[0011]圖4C示出了根據(jù)本發(fā)明的實施例的圖4A中如沿著b-b’軸所得到的基于納米線的半導(dǎo)體結(jié)構(gòu)的橫截面間隔體視圖。
[0012]圖5示出了根據(jù)本發(fā)明的實施例的一個實施方式的計算設(shè)備。
【具體實施方式】
[0013]描述了形成在全局隔離或局部隔離的襯底上的三維的鍺基半導(dǎo)體器件。在下面的描述中，闡述了許多具體細節(jié)，諸如具體集成度和材料域，以便提供對本發(fā)明的實施例的徹底理解。對于本領(lǐng)域技術(shù)人員將顯而易見的是，本發(fā)明的實施例可以在沒有這些具體細節(jié)的情況下得以實施。在其它情形中，諸如集成電路設(shè)計版圖之類的眾所周知的特征未詳細描述，以便不會沒有必要地模糊本發(fā)明的實施例。此外，應(yīng)當(dāng)理解的是，圖中所示出的各個實施例是示例性表示，而不必按比例繪制。
[0014]本發(fā)明的一個或多個實施例涉及隔離襯底上的硅鍺(SiGe)或鍺(Ge)三維體結(jié)構(gòu)(例如，F(xiàn)IN)的集成。例如，可以通過使用絕緣體上硅(SOI)或鰭狀物下方氧化(under-fin-oxidat1n) (UFO)方法來在下方體襯底之上但與該下方體襯底隔離地制造這種三維含鍺半導(dǎo)體基體。含鍺半導(dǎo)體基體可以基本上完全由鍺構(gòu)成，或者可以大體上由鍺構(gòu)成。在實施例中，含鍺半導(dǎo)體基體由至少50%的鍺(諸如在SixGey (y>0.5))以及可以大約70%的鍺構(gòu)成。在其它實施例中，含鍺半導(dǎo)體基體由至少98%的鍺構(gòu)成。在實施例中，含鍺半導(dǎo)體基體對于空穴載流子迀移率是適合的或最佳的，例如，如在PMOS類型半導(dǎo)體器件中。
[0015]本文所描述的工藝流程可以適用于針對例如14納米節(jié)點和較小器件代的三柵極和FIN-FET晶體管。一個或多個實施例涉及在硅(Si)緩沖或釋放層上沉積SiGe或GeFIN(例如，含鍺FIN)，并且在隨后的工藝中選擇性地去除Si緩沖或釋放層，以便使得能夠制造SiGe或Ge FIN柵極全包圍或接觸部全包圍的結(jié)構(gòu)或器件。如果需要將另外的Si緩沖用作保護性的頂部層，那么同樣還可以在FIN的頂部沉積另外的Si緩沖，并且隨后可以選擇性地去除該另外的緩沖。Si釋放或緩沖層中不是所有的部分都必須從含鍺半導(dǎo)體基體下方去除，例如，部分可以保留在柵極間隔體下方。
[0016]通常，一個或多個實施例針對在FIN結(jié)構(gòu)中制造SiGe或Ge材料溝道。在Si02上具有SiGe或Ge FIN以便用于完全利用未摻雜的溝道(例如，不具有子FIN泄漏)并且最小化柵極誘導(dǎo)漏極泄漏(GIDL)或結(jié)泄漏可能是有利的。然而，SiGe或Ge不可在Si02上外延生長(例如，為了形成SOI狀襯底)。此外，鰭狀物下方氧化方法必須小心地執(zhí)行，以便避免使形成的氧化物與SiGe或Ge進行接觸。這種接觸可以另外誘導(dǎo)SiGe聚合(例如，
均勻性)、Ge02或GeO的生成，兩者都是針對晶體管性能的非常差的氧化物。
[0017]本文所描述的實施例可以涉及在Si緩沖層(如果從SOI襯底)上面或在Si晶圓(如果EPI襯底+UF0)上面沉積SiGe或Ge，并且隨后利用選擇性Si刻蝕工藝來去除Si層。這種方法使得在源極區(qū)和漏極區(qū)(S/D)中制造柵極和/或接觸部全包圍結(jié)構(gòu)中的柵極全包圍FIN結(jié)構(gòu)的機會成為可能。
[0018]各種方法可以用于制造形成在全局隔離或局部隔離的襯底上的三維的鍺基半導(dǎo)體器件。例如，在以下所描述的圖3A-3G中，已經(jīng)在形成含鍺半導(dǎo)體基體層之前形成了介入絕緣層。在其它實施例中，諸如針對以下聯(lián)系圖1A-1K和圖2A-2K所描述的工藝方案的情況，繼含鍺半導(dǎo)體基體形成之后形成了介入絕緣層。從而，本發(fā)明的一個或多個實施例針對具有三維含鍺基體或形成在諸如體單晶硅襯底之類的體襯底之上的有源極區(qū)(例如，F(xiàn)IN)的多個半導(dǎo)體器件。多個器件中的一個或多個器件受到鰭狀物下方氧化(UF0，以下將更詳細地進行描述)工藝，以便從下方體襯底隔離或至少限制器件。相應(yīng)地，一個或多個實施例包括使用了選擇性(與全局相對)UFO工藝來制造工藝，以便提供針對目標器件的選擇性襯底隔離。然而，其它實施例針對具有三維含鍺基體或在全局絕緣襯底上形成的有源極區(qū)的多個半導(dǎo)體器件。
[0019]此外，在一些實施例中，諸如針對以下聯(lián)系圖1A-1K、圖2A-2K以及圖3A-3G所描述的工藝方案的情況，在釋放含鍺半導(dǎo)體基體層的一部分之后制造柵極電極，使得能夠形成例如柵極全包圍半導(dǎo)體器件。從而，集中于本發(fā)明中的實施例的柵極全包圍方面和/或?qū)嵤├慕佑|部全包圍方面，不同的方法可以用來提供包圍溝道區(qū)的柵極或包圍源極/漏極區(qū)的接觸部，或兩者。同樣，期望柵極全包圍和接觸部全包圍結(jié)構(gòu)改善短溝道性能和晶體管接觸電阻(例如，降低外部R(Rexternal))。正因如此，本文描述了高性能、低泄漏晶體管技術(shù)方法。
[0020]在采用了 UFO方法的第一例子中，圖1A-1K示出了根據(jù)本發(fā)明的實施例的制造三維含鍺半導(dǎo)體器件的各個操作的橫截面視圖。參考圖1A，初始的半導(dǎo)體結(jié)構(gòu)100包括設(shè)置在諸如基體硅襯底之類的半導(dǎo)體襯底102上的諸如鍺(Ge)或硅鍺(SiGe)鰭狀物之類的含鍺半導(dǎo)體基體106。諸如氮化硅硬掩模層之類的硬掩模層110被設(shè)置在含鍺半導(dǎo)體基體106上。例如通過保形層沉積和回刻來沿著含鍺半導(dǎo)體基體106的側(cè)壁形成了諸如氮化硅間隔體之類的間隔體112，如圖1B中所描繪的。參考圖1C，去除襯底102的暴露的部分，以便在半導(dǎo)體基體106下方提供半導(dǎo)體基底120。例如，在含鍺半導(dǎo)體基體106由氮化硅硬掩模和間隔體保護的情況下，可以在沒有影響含鍺半導(dǎo)體基體106的情況下選擇性地形成硅半導(dǎo)體基底120。然后對半導(dǎo)體基底120進行氧化，以便形成具有鳥嘴部分123的隔離基底122，如在圖1D中所描繪的。還可以在剩余襯底102的頂部部分中發(fā)生氧化，如也在圖1D中所描繪的。然而，半導(dǎo)體基底120的上部部分處的氧化是不完全的(例如，導(dǎo)致鳥嘴部分123)，留下硅釋放層105。參考圖1E，去除間隔體和硬掩模，以便留下隔離基底122/123、硅釋放層105、以及剩余的含鍺半導(dǎo)體基體。將描述的剩余部分僅僅集中于一個含鍺半導(dǎo)體基體106，可以形成電介質(zhì)圖形130 (例如層間電介質(zhì)(ILD)圖形)，以便包圍半導(dǎo)體基體106、硅釋放層105、以及隔離基座122/123，如圖1F中所描繪的。然后可以例如通過使用HF溶液去除氧化物來去除隔離基底122的鳥嘴部分123，如在圖1G中所描繪的。應(yīng)當(dāng)理解的是，還可以腐蝕剩余隔離基座122的一部分。參考圖1H，選擇性地去除硅釋放層105的部分，以便提供在隔離基底122上方的含鍺半導(dǎo)體基體106的完全曝光的部分132。例如，在一個實施例中，去除了在含鍺半導(dǎo)體基體106的溝道區(qū)下方的硅釋放層105的部分，例如以便最終使得能夠形成柵極全包圍結(jié)構(gòu)。在另一個實施例中，去除了在含鍺半導(dǎo)體基體106的源極/漏極區(qū)下方的硅釋放層105的部分，例如以便最終使得能夠形成接觸部全包圍結(jié)構(gòu)。在另一個實施例中，在