介電組合物、介電膜和電子部件的制作方法
【技術領域】
[0001] 本發(fā)明涉及介電組合物、介電膜和電子部件。
【背景技術】
[0002] 近年來，隨著智能手機或筆記本型電腦等設備的小型化和高性能化，電子電路的 高密度化加速。因此，進行電子部件的低背化，而且對結構的薄層化的要求越來越嚴。
[0003] 其中，作為使用介電組合物的例子，有薄膜電容器或者陶瓷電容器等，該些作為高 性能的電子部件被廣泛用于介電共振器或者去禪電容器的用途中，因此，要求具有高的相 對介電常數(shù)，對溫度的靜電容量的變化（W下記為靜電容量的溫度特性）小，并且具有高的 Q值。
[0004] 另外，由于伴隨電路的高密度化由電子部件產生的熱會導致高溫，因此，要求使用 環(huán)境溫度也對應在-55C~125C的大溫度范圍內。
[0005] -直W來，作為靜電容量的溫度特性良好的材料，使用通式炬ai_,Sig (Tii_,Zig〇3 系的材料。然而，該些材料在塊體形狀時顯示良好的靜電容量的溫度特性，但是如果制成介 電膜的話則因為其結晶顆粒的尺寸效果出現(xiàn)相對介電常數(shù)降低的問題，因此不能應對上述 電子部件的小型化要求。因此，一直進行具有高相對介電常數(shù)且能夠兼顧良好的靜電容量 的溫度特性的材料的開發(fā)。
[0006] 例如，在非專利文獻1中，記載了 Bii2Si〇2。的靜電容量的溫度特性小。然而，雖然 Bi^SiOw顯示良好的靜電容量的溫度特性，但是相對介電常數(shù)低至38。
[0007] 現(xiàn)有技術文獻
[0008] 非專利文獻
[0009] 非專利文獻 1 ;Journal American Ceramic Society Vol. 84 No. 12P2900 ~ 2904,Processing and Dielectric Properties of Sillenite Compounds Bii2M〇2〇_。（M = Si, Ge, Ti, Pb, Mn, Bi/2, Pi/2)，Mat jaz Valent, Danilo Suvorov 著

【發(fā)明內容】

[0010] 發(fā)明所要解決的技術問題
[0011] 本發(fā)明鑒于該樣的實際情況，其目的在于提供一種維持高的相對介電常數(shù)并且顯 示良好的靜電容量的溫度特性的介電組合物W及介電膜，并且提供一種通過具有電極和含 有上述介電組合物的介電層從而顯示高的靜電容量和良好的靜電容量的溫度特性的電子 部件。
[0012] 解決技術問題的手段
[0013] 為了達到上述目標，本發(fā)明所涉及的介電組合物其特征在于，含有通式Bii2Si〇2。 所表示的結晶相和通式BisSiOg所表示的結晶相作為主要成分。
[0014] 優(yōu)選上述BisSiOg結晶相的含有率為5質量％~99質量％，進一步優(yōu)選為30質 量％~99質量％。
[0015] 另外，作為介電膜的主要成分，優(yōu)選含有上述介電組合物。
[0016] 在具有介電層和電極的電子部件中，作為介電層的主要成分優(yōu)選含有上述介電組 合物。
[0017] 發(fā)明的效果
[0018] 本發(fā)明能夠提供維持高的相對介電常數(shù)并且顯示良好的靜電容量的溫度特性的 介電組合物W及介電膜，并且能夠提供通過具有電極和含有上述介電組合物的介電層從而 顯示高的靜電容量和良好的靜電容量的溫度特性的電子部件。
【附圖說明】
[0019] 圖1是本發(fā)明的一個實施方式所涉及的薄膜電容器的截面圖。
[0020] 圖2是本發(fā)明的一個實施方式所涉及的單板電容器的截面圖。
[00川符號的說明：
[0022] 1……支撐基板；2……基底層；3……下部電極結構體；4……介電膜；5……上部 電極結構體；10......薄膜電容器；6......介電層；7......電極層；20......單板電容器。
【具體實施方式】
[0023] W下，基于【附圖說明】本發(fā)明的一個實施方式。
[0024] 作為本發(fā)明的實施方式，形狀不特別限定。在介電膜中，作為介電組合物的效果確 認，下所示的薄膜電容器形狀來進行評價。
[00幼 < 薄膜電容器10〉
[0026] 如圖1所示，本實施方式所涉及的薄膜電容器10在準備在支撐基板1的表面上的 基底層2上具備：下部電極結構體3、上部電極結構體5和設置于下部電極結構體3和上部 電極結構體5之間的介電膜4。支撐基板1具有確保薄膜電容器10整體的機械強度的功 能。基底層2起到粘結支撐基板、下部電極結構體3的電極薄膜和介電膜4的作用。
[0027] <支撐基板1〉
[0028] 用于形成圖1所示的支撐基板1的材料不特別限定，可W通過作為單晶的Si單 晶、SiGe單晶、GaAs單晶、InP單晶、SrTi〇3單晶、MgO單晶、LaAl〇3單晶、Zr〇2單晶、MgAl2〇4 單晶、NdGa〇3單晶；或者作為陶瓷多晶基板的AI2O3多晶、ZnO多晶、Si〇2多晶；或者金屬基 板等來形成支撐基板1。其中，由于成本低而最優(yōu)選Si單晶。需要對支撐基板1的表面進 行絕緣處理使使用時的電流不流向支撐基板1。例如，可W使支撐基板1表面氧化形成絕 緣層，或者也可W在支撐基板1表面上W Al2〇3、Si化、SisN4等的絕緣物形成薄膜。支撐基板 1的厚度只要能夠確保薄膜電容器整體的機械強度就不特別限定，例如可W設定為lOnm~ lOOOnm。
[0029] <基底層2〉
[0030] 在本發(fā)明中，圖1所示的薄膜電容器10優(yōu)選在進行了絕緣處理的支撐基板1表面 上具有基底層2?；讓?起到粘結支撐基板1和作為下部電極結構體3的電極薄膜、并 且粘結作為下部電極結構體3的電極薄膜和介電膜4的作用。如果對基底層2進行退火， 則基底層2的一部分成為氧化物并在下部電極結構體3的電極薄膜上析出，粘結作為下部 電極結構體3的電極薄膜和介電膜4。用于形成基底層2的材料只要是粘結支撐基板1和 作為下部電極結構體3的電極薄膜、并且粘結作為下部電極結構體3的電極薄膜和介電膜 4的材料就沒有特別限定，例如可W通過鐵或鉛的氧化物等形成基底層2。
[0031] 如果支撐基板1與作為下部電極結構體3的電極薄膜、作為下部電極結構體3的 電極薄膜與介電膜4不發(fā)生剝離，則在支撐基板1和下部電極結構體3之間、下部電極結構 體3和介電膜4之間也可W不加入基底層2。
[0032] <下部電極結構體3〉
[0033] 用于形成下部電極結構體3的材料只要具有導電性就沒有特別地限定，可W由笛 化）、釘脅）、錯她）、把任(1)、鑲（11')、金（411)、銀（43)、銅似1)、媒?。┑鹊慕饘俚刃?成。其中，在用于高頻用電子部件中時最優(yōu)選為化。由于本發(fā)明使用烙點低的Bi (餓），因 此，能夠在比W前作為靜電容量的溫度特性良好的材料使用的通式炬ai_,Sig (Tii_,Zig〇3 系的材料低15(TCW上的低溫下燒成，所W能夠將烙點低的化用作電極材料。下部電極結 構體3的厚度只要能作為薄膜電容器的一個電極發(fā)揮作用就不特別地限定，例如可W設定 為 lOnm ~lOOOOnm。
[0034] 下部電極結構體3形成之后進行退火W加強支撐基板1、基底層2和下部電極結構 體3的粘結。退火中的升溫速度優(yōu)選為5(TC /小時~800(TC /小時，進一步優(yōu)選為lOCrC / 小時~800(TC /小時。退火中的保持溫度優(yōu)選為40(TC~80(TC，進一步優(yōu)選為40(TC~ 70(TC。其保持時間優(yōu)選為0. 1小時~4小時，進一步優(yōu)選為0. 2小時~3小時，特別優(yōu)選 為0. 5小時~2小時。
[003引 < 介電膜4〉
[0036] 介電膜4由本實施方式所涉及的介電組合物構成。該介電組合物是含有通式 BiiaSi化。所表示的結晶相和通式BiaSiOs所表示的結晶相作為主要成分的介電組合物。在 此，主要成分是指在上述介電膜中含有50質量％ W上的化合物。
[0037] 作為順電體（paraelectric material)且立方晶的Bii2Si〇2。通過含有作為斜方晶 的BisSiOs，在Bii2Si〇2。和BisSiOs的界面上發(fā)生晶格崎變。認為該晶格崎變提高了離子極 化率，由此相對介電常數(shù)相比Bi^SiOw的結晶層的單相的更高。認為由于上述的提高離子 極化率的效果大，因此通過在作為順電體的Bii2Si〇2。中僅含5質量％ W上的BisSiOe從而在 該體系中成為前所未有的高相對介電常數(shù)。
[0038] 另外，預想BisSiOg的居里點在比15CTC還高的高溫區(qū)，溫度升高的同時相對介電 常數(shù)會增大，靜電容量的溫度特性惡化且變大。另一方面，作為順電體的Bii2Si〇2。的相對介 電常數(shù)相對于溫度基本沒有變化。預計斜方晶的BisSiOg通過含有立方晶的Bii2Si〇2。，從而 由于在晶格中發(fā)生崎變，因而居里點向高溫側移動，在-55C~125C的溫度范圍內抑制相 對介電常數(shù)的增大，從而可W實現(xiàn)良好的靜電容量的溫度特性。
[0039] 此外，在本發(fā)明中，BiaSiOs取得Bis化層和Si化層相互重疊的層狀結構。因此，認 為即便僅含有1質量％的^。51〇2。，在其一部分中該次序性破壞，從而具有居里點向高溫側 移動的效果，能夠實現(xiàn)良好的靜電容量的溫度特性。認為由于該效果，所W顯示了單純組合 BiaSiOs的靜電容量的溫度特性值和Bii2Si〇2。的靜電容量的溫度特性值的預想值W上的良 好的靜電容量的溫度特性。
[0040] 優(yōu)選上述介電組合物的BisSiOe結晶相的含有率為5質量％~99質量％，進一步 優(yōu)選為30質量％~99質量％。通過成為該樣的范圍，能夠維持良好的靜電容量的溫度特 性，并且提高相對介電常數(shù)。由于上述介電組合物的靜電容量的溫度特性為lOOOppm/CW 下，因此，能夠對應EIA規(guī)格的COM規(guī)格。在反應的非平衡狀態(tài)的情況下，上述介電組合物 含有Bi2〇3的結晶相或Si〇2的非晶相作為第H相，該些相不會大大破壞介電特性。
[0041] 本實施方式相關的介電膜進一步也可W根據所希望的性能含有其它成分，例如過 渡元素或者稀±類等成分。
[004引介電膜4的厚度優(yōu)選為50皿~200化m，進一步優(yōu)選為100皿~2000皿，更加優(yōu)選 為200皿~2000皿。在50皿W下的時候容易發(fā)生介電擊穿，在2000皿W上的情況下所得 到的靜電容量變小，從而不優(yōu)選。另外，通過制成介電膜而變得致密，能得到高的相對介電 常數(shù)。
[0043] 介電膜4可W使用真空蒸鍛法、姍射法、脈沖激光沉積法（PLD法）、有機金屬化 學氣相沉積法（metal-organic chemical vapor cbposition:MOCVD)、有機金屬分解法 (metal organic decomposition:M0D)或者溶膠-凝膠法等的液相法（Qiemical Solution Deposition法）等的各種薄膜形成法來形成。
[0044] 介電膜4形成后進行退火。在退火中，升溫速度優(yōu)選為5(TC /小時~800(TC /小 時，進一步優(yōu)選為20(TC /小時~800(TC /小時。退火時的保持溫度優(yōu)選為65(TC W下，進一 步優(yōu)選為45(TC~65(TC。其保持時間優(yōu)選為0. 1小時~4小時，進一步優(yōu)選為0. 2小時~ 3小時，特別優(yōu)選為0. 2小時~2小時。通過使保持溫度和保持時間在該樣的范圍內，能夠 抑制Bi的揮發(fā)，可W生成作為亞穩(wěn)相的BisSiOs結晶相，從而可W得到含有通式BiisSi化。所 表示的結晶相和通式BisSiOg所表示的結晶相作為主要成分的介電組合物。
[0045] &