三維堆疊封裝芯片中的電感及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別是涉及一種三維堆疊封裝芯片中的電感及其制備方法。
【背景技術(shù)】
[0002]電感廣泛應(yīng)用于各種各樣的集成電路應(yīng)用中。芯片上電感為可將能量儲(chǔ)存在由穿過其的電流所產(chǎn)生的磁場(chǎng)中的無源電組件。電感可為形如包括一個(gè)或一個(gè)以上“匝”的線圈的導(dǎo)體。所述匝將由流經(jīng)所述導(dǎo)體的每一匝的電流所感應(yīng)的磁場(chǎng)通量集中于所述電感匝內(nèi)的“電感性”區(qū)域中。
[0003]匝的數(shù)目與匝的大小影響電感的電感量，然而，隨著集成電路的高速發(fā)展，在芯片上需要集成更多的器件，使的器件的尺寸越來越小，從而限制了電感的匝數(shù)與匝的大小，造成電感的電感量不高。并且，在射頻(RF)集成電路中，由于在襯底中需要注入較高濃度離子摻雜，使得襯底的電阻降低，造成射頻(RF)集成電路中，電感的Q值相比下降。
[0004]在現(xiàn)有技術(shù)中，為了提高電感的Q值，在襯底與電感之間制備金屬屏蔽層，以增加電感和地之間的電容，然而，該方法會(huì)降低所述電感的頻率。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于，提供一種三維堆疊封裝芯片中的電感，能夠在不改變所述電感的頻率的前提下，提高所述電感的Q值。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種三維堆疊封裝芯片中的電感，包括:
[0007]第一晶圓，包括第一襯底以及位于所述第一襯底一側(cè)的第一電介質(zhì)層，所述第一電介質(zhì)層內(nèi)形成有一電感，所述第一襯底背離所述第一電介質(zhì)層的一側(cè)設(shè)置有一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層；
[0008]第二晶圓，包括第二襯底以及位于所述第二襯底一側(cè)的第二電介質(zhì)層；
[0009]所述第一晶圓與所述第二晶圓鍵合在一起，其中，所述第一電介質(zhì)層背離所述第一襯底的一側(cè)與所述第二電介質(zhì)層背離所述第二襯底的一側(cè)相鍵合。
[0010]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第二襯底的電阻率大于等于 200 Ω.cm。
[0011]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第二襯底為石英襯底或電阻率大于等于200 Ω.cm的娃襯底。
[0012]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第一電介質(zhì)層包括η層互連層，所述電感位于第η層互連層，η為大于等于2的正整數(shù)。
[0013]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，第η-1層互連層內(nèi)還設(shè)置有一通電結(jié)構(gòu)，所述通電結(jié)構(gòu)與所述電感通過連接塞連接。
[0014]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述通電結(jié)構(gòu)的圖形所述電的圖形相同。
[0015]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第一襯底背離所述第一電介質(zhì)層的一側(cè)設(shè)置有一保護(hù)層。
[0016]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第一電介質(zhì)層和第二電介質(zhì)層的材料均為氧化物。
[0017]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第一襯底的厚度為2 μ m?5 μ m0
[0018]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感中，所述第二襯底的厚度為500 μ m ?800 μ m0
[0019]根據(jù)本發(fā)明的另一面，還提供一種三維堆疊封裝芯片中的電感的制備方法，包括:
[0020]提供一第一晶圓，所述第一晶圓包括第一襯底以及位于所述第一襯底一側(cè)的第一電介質(zhì)層，所述第一電介質(zhì)層內(nèi)形成有一電感；
[0021]提供一第二晶圓，包括第二襯底以及位于所述第二襯底一側(cè)的第二電介質(zhì)層；
[0022]將所述第一晶圓與所述第二晶圓鍵合在一起，其中，其中，所述第一電介質(zhì)層背離所述第一襯底的一側(cè)與所述第二電介質(zhì)層背離所述第二襯底的一側(cè)相鍵合；
[0023]在所述第一襯底背離所述第一電介質(zhì)層的一側(cè)制備一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層。
[0024]進(jìn)一步的，在所述三維堆疊封裝芯片中的電感的制備方法中，在所述第一襯底背離所述第一電介質(zhì)層的一側(cè)制備一開槽的步驟之前，還包括:
[0025]對(duì)所述第一襯底背離所述第一電介質(zhì)層的一側(cè)進(jìn)行減?。?br>[0026]在減薄后的所述第一襯底背離所述第一電介質(zhì)層的一側(cè)制備一保護(hù)層。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明提供的三維堆疊封裝芯片中的電感具有以下優(yōu)點(diǎn):
[0028]1.在本發(fā)明提供的三維堆疊封裝芯片中的電感中，在所述第一晶圓中，所述第一襯底背離所述第一電介質(zhì)層的一側(cè)設(shè)置有一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層，在不改變所述電感的頻率的前提下，提高了所述電感的Q值；所述第一晶圓與所述第二晶圓鍵合在一起，所述第二晶圓的設(shè)置提高整個(gè)器件的機(jī)械強(qiáng)度；并且，所述三維堆疊封裝芯片中的電感在制備的過程中，避免對(duì)所述第一晶圓進(jìn)行過多的刻蝕等工藝，可以降低成本。
[0029]2.在本發(fā)明提供的三維堆疊封裝芯片中的電感中，所述第二襯底的電阻率大于等于200Ω.cm，可以防止所述第二襯底漏電，實(shí)現(xiàn)整個(gè)器件的低功耗工作。
【附圖說明】
[0030]圖1為本發(fā)明一實(shí)施例中三維堆疊封裝芯片中的電感的制備方法的流程圖；
[0031]圖2-圖8為本發(fā)明一實(shí)施例的三維堆疊封裝芯片中的電感的在制備過程中的芯片的尚J面不意圖。
【具體實(shí)施方式】
[0032]下面將結(jié)合示意圖對(duì)本發(fā)明的三維堆疊封裝芯片中的電感的制備方法進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。
[0033]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠?huì)使本發(fā)明由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個(gè)實(shí)施例改變?yōu)榱硪粋€(gè)實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費(fèi)時(shí)間的，但是對(duì)于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0034]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。
[0035]本發(fā)明的核心思想在于，提供一種三維堆疊封裝芯片中的電感，包括:第一晶圓，包括第一襯底以及位于所述第一襯底一側(cè)的第一電介質(zhì)層，所述第一電介質(zhì)層內(nèi)形成有一電感，所述第一襯底背離所述第一電介質(zhì)層的一側(cè)設(shè)置有一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層；第二晶圓，包括第二襯底以及位于所述第二襯底一側(cè)的第二電介質(zhì)層；所述第一晶圓與所述第二晶圓鍵合在一起，其中，所述第一電介質(zhì)層背離所述第一襯底的一側(cè)與所述第二電介質(zhì)層背離所述第二襯底的一側(cè)相鍵合。
[0036]在所述第一晶圓中，所述第一襯底背離所述第一電介質(zhì)層的一側(cè)設(shè)置有一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層，在不改變所述電感頻率的前提下，提高了所述電感的Q值；所述第一晶圓與所述第二晶圓鍵合在一起，所述第二晶圓的設(shè)置提高整個(gè)器件的機(jī)械強(qiáng)度；并且，所述三維堆疊封裝芯片中的電感在制備的過程中，避免對(duì)所述第一晶圓進(jìn)行過多的刻蝕等工藝，可以降低成本。
[0037]根據(jù)本發(fā)明的核心思想，還提供一種制備方法，如圖1所示，包括:
[0038]步驟Sll:提供一第一晶圓，所述第一晶圓包括第一襯底以及位于所述第一襯底一側(cè)的第一電介質(zhì)層，所述第一電介質(zhì)層內(nèi)形成有一電感；
[0039]步驟S12:提供一第二晶圓，包括第二襯底以及位于所述第二襯底一側(cè)的第二電介質(zhì)層；
[0040]步驟S13:將所述第一晶圓與所述第二晶圓鍵合在一起，其中，其中，所述第一電介質(zhì)層背離所述第一襯底的一側(cè)與所述第二電介質(zhì)層背離所述第二襯底的一側(cè)相鍵合；
[0041]步驟S14:在所述第一襯底背離所述第一電介質(zhì)層的一側(cè)制備一開槽，所述開槽至少完全暴露出正對(duì)所述電感的所述第一電介質(zhì)層。
[0042]以下，請(qǐng)參閱圖1-圖8具體說明本發(fā)明的三維堆疊封裝芯片中的電感及其制備方法，其中，圖1為本發(fā)明一實(shí)施例中三維堆疊封裝芯片中的電感的制備方法的流程圖；圖2-圖8為本發(fā)明一實(shí)施例的三維堆疊封裝芯片中的電感的在制備過程中的芯片的剖面示意圖。
[0043]首先，如圖2所不，進(jìn)行步驟S11，提供一第一晶圓100，所述第一晶圓100包括第一襯底110以及位于所述第一襯底110 —側(cè)的第一電介質(zhì)層120。所述第一襯底110 —般為娃襯底，所述第一電介質(zhì)層120的材料一般為氧化物。所述第一電介質(zhì)層120內(nèi)形