晶體管的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造技術領域，尤其涉及一種晶體管的形成方法。
【背景技術】
[0002]晶體管作為最基本的半導體器件目前正被廣泛應用，隨著半導體器件的元件密度和集成度的提高，晶體管的柵極尺寸變得比以往更短；然而，晶體管的柵極尺寸變短會使晶體管產(chǎn)生短溝道效應，進而產(chǎn)生漏電流，最終影響半導體器件的電學性能。目前，現(xiàn)有技術主要通過提聞晶體管溝道區(qū)的應力，以提聞載流子遷移率，進而提聞晶體管的驅(qū)動電流，減少晶體管中的漏電流。
[0003]現(xiàn)有技術提高晶體管溝道區(qū)的應力的方法為，在晶體管的源/漏區(qū)形成應力層，其中，PMOS晶體管的應力層的材料為硅鍺(SiGe)，硅和硅鍺之間因晶格失配形成的壓應力，從而提高PMOS晶體管的性能；NM0S晶體管的應力層的材料為碳化硅(SiC)，硅和碳化硅之間因晶格失配形成的拉應力，從而提高NMOS晶體管的性能。
[0004]現(xiàn)有技術具有應力層的晶體管形成過程的剖面結(jié)構示意圖，如圖1至圖3所示，包括:
[0005]請參考圖1，提供半導體襯底10，所述半導體襯底10表面具有柵極結(jié)構11，所述半導體襯底10內(nèi)具有阱區(qū)。
[0006]請參考圖2，在所述柵極結(jié)構11兩側(cè)的半導體襯底10內(nèi)形成開口 12，所述開口 12的側(cè)壁與半導體襯底10的表面構成“ Σ ”(西格瑪，Sigma)形，且所述“ Σ ”形的頂角向柵極結(jié)構11底部延伸。
[0007]請參考圖3，采用選擇性外延沉積工藝在所述開口 12內(nèi)形成應力層13，所述應力層13的材料為硅鍺或碳化硅。
[0008]根據(jù)所形成晶體管導電類型的不同，應力層13內(nèi)摻雜P型或N型離子，在柵極結(jié)構兩側(cè)的半導體襯底10內(nèi)形成源區(qū)和漏區(qū)，以構成PMOS晶體管或NMOS晶體管，而阱區(qū)內(nèi)的摻雜離子與應力層13內(nèi)的摻雜離子類型相反。
[0009]然而，現(xiàn)有技術所形成的具有應力層的晶體管依舊容易產(chǎn)生漏電流，或者發(fā)生短溝道效應，所形成的晶體管性能不良。
【發(fā)明內(nèi)容】
[0010]本發(fā)明解決的問題是提供一種晶體管的形成方法，所形成的晶體管性能提高。
[0011]為解決上述問題，本發(fā)明提供一種晶體管的形成方法，包括:提供襯底，所述襯底表面具有柵極結(jié)構；在所述柵極結(jié)構兩側(cè)的襯底內(nèi)形成第一摻雜區(qū)；在所述柵極結(jié)構兩側(cè)的襯底內(nèi)形成應力層，所述應力層的厚度小于第一摻雜區(qū)的深度，所述第一摻雜區(qū)的底部包圍所述應力層的底部，所述應力層內(nèi)具有第二摻雜區(qū)，所述第二摻雜區(qū)和第一摻雜區(qū)構成源區(qū)和漏區(qū)。
[0012]可選的，在形成應力層之前，形成所述第一摻雜區(qū)。
[0013]可選的，所述應力層的形成方法包括:在所述柵極結(jié)構兩側(cè)的襯底內(nèi)形成第一開口，所述第一開口的側(cè)壁向柵極結(jié)構底部的襯底內(nèi)延伸，所述第一開口的側(cè)壁與襯底表面呈“ Σ ”形；采用選擇性外延沉積工藝在所述第一開口內(nèi)形成應力層。
[0014]可選的，在形成第一開口之后，在所述第一開口底部的襯底內(nèi)形成第一摻雜區(qū)。
[0015]可選的，所述應力層的形成工藝包括:在第一開口側(cè)壁和底部表面形成第一子應力層；在第一子應力層表面形成填充滿第一開口的第二子應力層，所述第一子應力層和第二子應力層構成所述應力層。
[0016]可選的，在形成第一子應力層之后，形成第二子應力層之前，在第一開口底部的第一子應力層和襯底內(nèi)形成第一摻雜區(qū)。
[0017]可選的，所述第一開口的深度小于所述第一摻雜區(qū)的深度。
[0018]可選的，在形成應力層時，通過原位摻雜工藝在應力層內(nèi)形成第二摻雜區(qū)，所摻雜的離子導電類型與第一摻雜區(qū)內(nèi)的離子一致。
[0019]可選的，所述原位摻雜工藝在應力層內(nèi)摻雜離子的離子還包括氮離子、碳離子中的一種或兩種，摻雜濃度為1E18?3E19。
[0020]可選的，形成第一摻雜區(qū)的工藝為第一次離子注入工藝，所述第一次離子注入工藝包括一步或多步離子注入步驟。
[0021]可選的，所形成的晶體管為PMOS晶體管，所述第一次離子注入工藝注入的離子為硼離子或氟化硼，注入能量為0.5KeV?2KeV，注入濃度為1E13?2E14，注入角度為O度?
40度。
[0022]可選的，所形成的晶體管為NMOS晶體管，所述第一次離子注入工藝注入的離子為磷離子或砷離子，注入能量為0.5KeV?3KeV，注入濃度為1E13?1E14，注入角度為O度?40度。
[0023]可選的，形成第二摻雜區(qū)的工藝為第二次離子注入工藝，所述第二次離子注入工藝包括一步或多步離子注入步驟。
[0024]可選的，所述柵極結(jié)構包括:位于襯底表面的柵介質(zhì)層；位于柵介質(zhì)層表面的柵電極層；位于柵電極層和柵介質(zhì)層兩側(cè)的襯底表面的第一側(cè)墻；位于柵電極層和第一側(cè)墻兩側(cè)的襯底表面的第二側(cè)墻。
[0025]可選的，在形成第一側(cè)墻之后，形成第二側(cè)墻之前，在所述柵電極層和第一側(cè)墻兩側(cè)的襯底內(nèi)形成輕摻雜區(qū)，所述輕摻雜區(qū)的深度小于應力層的厚度和第一摻雜區(qū)的深度。
[0026]可選的，在形成應力層和第二摻雜區(qū)之后，在所述應力層的表面形成第三摻雜區(qū)。
[0027]可選的，在形成第二摻雜區(qū)之后，在所述襯底表面形成介質(zhì)層，所述介質(zhì)層的表面與柵極結(jié)構的表面齊平；在形成介質(zhì)層之后，去除所述柵電極層和柵介質(zhì)層，在介質(zhì)層內(nèi)形成第二開口 ；在所述第二開口的側(cè)壁和底部表面形成高K柵介質(zhì)層，在所述高K柵介質(zhì)層表面形成填充滿第二開口的金屬柵極。
[0028]可選的，在高K柵介質(zhì)層和金屬柵之間形成功函數(shù)層。
[0029]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0030]本發(fā)明的晶體管形成方法中，在所述柵極結(jié)構兩側(cè)的襯底內(nèi)形成第一摻雜區(qū)和應力層，而且，所述應力層的厚度小于第一摻雜區(qū)的深度，所述第一摻雜區(qū)的底部包圍所述應力層的底部。由于所述第一摻雜區(qū)包圍應力層，能夠使所述第一摻雜區(qū)與襯底之間所形成的耗盡層的范圍擴大，所述耗盡層能夠降低應力層底部與襯底之間是電場強度，從而抑制應力層底部與襯底之間的漏電流。其次，在形成應力層和第一摻雜區(qū)之后，在所述應力層內(nèi)形成第二摻雜區(qū)，則所述第二摻雜區(qū)的摻雜深度、摻雜濃度等參數(shù)都能夠通過摻雜工藝精確控制，從而能夠通過摻雜工藝抑制所形成的第二摻雜區(qū)的擴散，以此避免產(chǎn)生短溝道效應。因此，本實施例所形成的第一摻雜區(qū)和第二摻雜區(qū)作為源區(qū)和漏區(qū)時，即能夠抑制漏電流，又能夠避免產(chǎn)短溝道效應，所形成的晶體管性能提高。
[0031]進一步，在形成應力層之前，形成所述第一摻雜區(qū)。所述第一摻雜區(qū)的深度和應力層的后均能夠控制，在形成應力層時，能夠使應力層的底部高于第一摻雜區(qū)底部邊界，以保證所形成的應力層底部完全被第一摻雜區(qū)包圍。而且，在形成應力層時，會去除第一摻雜區(qū)靠近襯底表面的部分以形成所述應力層，并在形成應力層后，在應力層內(nèi)形成第二摻雜區(qū)，以第二摻雜區(qū)和剩余的第一摻雜區(qū)作為源區(qū)和漏區(qū)，所述第二摻雜區(qū)內(nèi)的摻雜濃度能夠精確控制，從而避免發(fā)生短溝道效應。
[0032]進一步，在形成第一開口之后，在所述第一開口底部的襯底內(nèi)形成第一摻雜區(qū)。所形成的第一摻雜區(qū)的深度更易控制，更易使所形成的第一摻雜區(qū)包圍第一開口的底部。而且，僅需對第一開口的此不僅需摻雜，能夠減少所摻雜的離子量，并且減少注入能量，能夠節(jié)省成本。
[0033]進一步，在形成第一子應力層之后，形成第二子應力層之前，在第一開口底部的第一子應力層和襯底內(nèi)形成第一摻雜區(qū)。由于第一開口底部的第一子應力層和襯底均被摻雜，經(jīng)過摻雜的第一子應力層能夠作為輕摻雜區(qū)與后續(xù)形成的第二摻雜區(qū)之間的過渡，有利于使后續(xù)形成的第二子應力層內(nèi)的摻雜濃度更精確，避免第二子應力層內(nèi)的離子向第一子應力層內(nèi)擴散。
【附圖說明】
[0034]圖1至圖3是現(xiàn)有技術具有應力層的晶體管形成過程的剖面結(jié)構示意圖；
[0035]圖4至圖8是本發(fā)明實施例的晶體管的形成過程的剖面結(jié)構示意圖。
【具體實施方式】
[0036]如【背景技術】所述，現(xiàn)有技術所形成的具有應力層的晶體管依舊容易產(chǎn)生漏電流，或者發(fā)生短溝道效應，所形成的晶體管性能不良。
[0037]經(jīng)過研究發(fā)現(xiàn)，請繼續(xù)參考圖3，由于半導體襯底10內(nèi)的阱區(qū)、與源區(qū)或漏區(qū)內(nèi)的摻雜離子類型相反，因此所述阱區(qū)與源區(qū)或漏區(qū)之間構成PN結(jié)。而當所述PN結(jié)內(nèi)產(chǎn)生反相擊穿電流時，會致使源區(qū)或漏區(qū)、與半導體襯底之間產(chǎn)生漏電流。
[0038]對于如圖3所示的具有應力層13的晶體管來說，應力層13與半導體襯底10之間的邊界處具有較強的電場強度，能夠促進源區(qū)和漏區(qū)、與襯底10之間的電遷移率。對于靠近應力層13頂部的區(qū)域，較高的電場強度能夠提高源區(qū)和漏區(qū)之間的溝道區(qū)的電遷移率。然而，對于靠近應力層13底部的區(qū)域，較高的電場強度會增加源區(qū)或漏區(qū)、與阱區(qū)之間的電遷移，導致靠近應力層13底部的區(qū)域漏電流增加。
[0039]具體地，所述應力層13的側(cè)壁