一種用于制備鰭式場效應(yīng)晶體管的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，更具體地，涉及一種用于制備鰭式場效應(yīng)晶體管的方法。
【背景技術(shù)】
[0002]在尋求更高的器件密度、更高的性能以及更低的費用的過程中，隨著集成電路工藝持續(xù)發(fā)展到納米技術(shù)工藝節(jié)點，一些制造廠商已經(jīng)開始考慮如何從平面CMOS晶體管向三維鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的過渡問題。FinFET是一種新型的互補式金屬半導(dǎo)體(CMOS)晶體管，其可根據(jù)需要調(diào)節(jié)器件的閾值電壓，進(jìn)一步降低靜態(tài)能耗(staticpowerconsumpt1n)。與平面晶體管相比，F(xiàn)inFET器件由于改進(jìn)了對溝道的控制，從而減小了短溝道效應(yīng)。
[0003]目前，F(xiàn)inFET 通?？砂ㄈ?FinFET(3terminal FinFET，3T_FinFET)和四端FinFET (4terminal FinFET，4T_FinFET)。其中，3T_FinFET 的結(jié)構(gòu)中包括位于鰭(Fin)兩端的源極、漏極以及橫跨鰭的柵極，共計三個端頭。由于Fin的三個側(cè)面都受到柵極的控制，所以比傳統(tǒng)的MOS結(jié)構(gòu)能更好地控制有源區(qū)中的載流子，提供更大的驅(qū)動電流，因而提高了器件性能并得到了廣泛應(yīng)用。4T-FinFET的結(jié)構(gòu)中包括位于Fin兩端的源極、漏極以及位于Fin兩側(cè)的二個柵極，共計四個端頭。二個柵極可以分別獨立控制Fin的溝道電流，因而在實際應(yīng)用中，雙柵FinFET常用于要求具有低漏電流的核心邏輯電路。
[0004]4T-FinFET與3T_FinFET的區(qū)別在于4T_FinFET具有二個獨立的雙柵結(jié)構(gòu)。因此，在制作4T-FinFET時，需要實施將4T_FinFET的二個柵極進(jìn)行分開的工藝。
[0005]目前，通?？赏ㄟ^兩種途徑將4T-FinFET的兩個柵極在制作時進(jìn)行分開。其中一種方法是采用化學(xué)機(jī)械研磨法將Fin頂端位置的部分柵極材料去掉。然而，在FinFET器件的工藝流程中，有時需要將4T-FinFET與3T_FinFET整合在一起進(jìn)行制作，因此，此方法很難將4T-FinFET和3T_FinFET整合到一起進(jìn)行制作。另一種方法是增加一道光罩，將指定位置的Fin頂端的部分柵極刻蝕掉。但此方法對于光刻時的自對準(zhǔn)要求來說，是一個巨大的挑戰(zhàn)，將造成工藝難度的增加。
[0006]因此，設(shè)計一種可將4T-FinFET與3T_FinFET整合在一起進(jìn)行制作的新方法，成為業(yè)界不斷探尋的一個重要課題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種新的用于制備鰭式場效應(yīng)晶體管的方法，可將4T-FinFET與3T_FinFET整合在一起進(jìn)行制作，并實現(xiàn)制作時的自對準(zhǔn)。
[0008]為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0009]一種用于制備鰭式場效應(yīng)晶體管的方法，包括:
[0010]步驟SOl:提供一半導(dǎo)體襯底，在所述襯底上形成第一鰭和第二鰭；
[0011]步驟S02:沉積第一多晶硅層并圖形化，形成橫跨所述第一鰭和第二鰭的第一柵極；
[0012]步驟S03:沉積一犧牲層，并通過化學(xué)機(jī)械研磨將所述第一柵極頂端露出；
[0013]步驟S04:沉積第二多晶硅層，并選擇性地去除所述第二鰭上方位置的部分或全部第二多晶硅層；
[0014]步驟S05:對所述多晶硅層進(jìn)行回刻，直至所述第二鰭的頂端露出為止，使所述第一柵極在所述第二鰭兩側(cè)形成相互分開的二個第二柵極；然后，去除所述犧牲層。
[0015]優(yōu)選地，所述第二多晶娃層的沉積厚度為不小于10nm。
[0016]優(yōu)選地，步驟S04中，通過在所述第一鰭上方位置增加硬質(zhì)掩膜，來選擇性地刻蝕去除所述第二鰭上方位置的部分或全部所述第二多晶硅層。
[0017]優(yōu)選地，步驟S04中，選擇性去除的所述第二多晶硅層的厚度為不小于5nm。
[0018]優(yōu)選地，所述硬質(zhì)掩膜為SiN或無定形碳。
[0019]優(yōu)選地，步驟S04中，先在所述鰭的頂部沉積一保護(hù)層作為回刻時的停止層，然后再沉積所述第二多晶硅層。
[0020]優(yōu)選地，所述保護(hù)層為SiN或S1N。
[0021]優(yōu)選地，步驟S05中，對所述多晶硅層進(jìn)行回刻時，通過刻蝕使覆蓋在所述犧牲層上的所述第二多晶硅層沒有殘留。
[0022]優(yōu)選地，所述犧牲層材料為氧化硅。
[0023]優(yōu)選地，步驟S04中，選擇性地去除所述第二鰭上方位置的全部所述第二多晶硅層，并停止在所述第一多晶硅層。
[0024]從上述技術(shù)方案可以看出，本發(fā)明通過在鰭式場效應(yīng)晶體管的二個鰭結(jié)構(gòu)上二次沉積多晶硅層，并在二個鰭結(jié)構(gòu)的對應(yīng)上方形成高度差，然后利用該高度差對多晶硅進(jìn)行回刻，使其中一個鰭結(jié)構(gòu)的柵極得以分開形成雙柵，用以進(jìn)一步形成4T-FinFET，從而可將4T-FinFET與3T_FinFET整合在一起進(jìn)行制作，并可準(zhǔn)確控制刻蝕精度，避免對器件結(jié)構(gòu)造成損傷，實現(xiàn)制作時的自對準(zhǔn)。
【附圖說明】
[0025]圖1是本發(fā)明一種用于制備鰭式場效應(yīng)晶體管的方法的流程圖；
[0026]圖2?圖7是本發(fā)明一較佳實施例中根據(jù)圖1的方法制作一種鰭式場效應(yīng)晶體管時的工藝結(jié)構(gòu)示意圖。
【具體實施方式】
[0027]下面結(jié)合附圖，對本發(fā)明的【具體實施方式】作進(jìn)一步的詳細(xì)說明。
[0028]需要說明的是，在下述的【具體實施方式】中，在詳述本發(fā)明的實施方式時，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說明，特對附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡化處理，因此，應(yīng)避免以此作為對本發(fā)明的限定來加以理解。
[0029]在以下本發(fā)明的【具體實施方式】中，請參閱圖1，圖1是本發(fā)明一種用于制備鰭式場效應(yīng)晶體管的方法的流程圖。同時，請參閱圖2?圖7，圖2?圖7是本發(fā)明一較佳實施例中根據(jù)圖1的方法制作一種鰭式場效應(yīng)晶體管時的工藝結(jié)構(gòu)示意圖。圖2?圖7中形成的器件結(jié)構(gòu)，可與圖1中的各步驟相對應(yīng)。如圖1所示，本發(fā)明的一種用于制備鰭式場效應(yīng)晶體管的方法，包括以下步驟:
[0030]如框01所示，步驟SOl:提供一半導(dǎo)體襯底，在所述襯底上形成第一鰭和第二鰭。
[0031]請參閱圖2。以在SOI襯底上制備本發(fā)明的鰭式場效應(yīng)晶體管(FinFET)為例，在埋氧層I (buried oxide, BOX)上先制作形成FinFET的第一鰭2 (Fin)和第二鰭21。在FinFET器件的工藝流程中，有時需要將4T-FinFET與3T-FinFET整合在一起進(jìn)行制作，本發(fā)明的方法即應(yīng)用于此。在第一鰭2和第二鰭21的位置，后續(xù)將進(jìn)一步制作形成3T-FinFET和4T-FinFET結(jié)構(gòu)?？刹捎霉夹g(shù)來形成Fin2、21結(jié)構(gòu)。例如，可通過在埋氧層I上采用諸如外延生長工藝沉積Fin材料層(如單晶硅)，然后，采用光刻工藝對Fin材料層進(jìn)行圖形化，并刻蝕形成第一鰭2和第二鰭21的Fin結(jié)構(gòu)。也可以采用在體硅上直接形成第一鰭和第二鰭，并應(yīng)用本發(fā)明制作鰭式場效應(yīng)晶體管。
[0032]如框02所示，步驟S02:沉積第一多晶硅層并圖形化，形成橫跨所述第一鰭和第二鰭的第一柵極。
[0033]請繼續(xù)參閱圖2。接下來，在埋氧層I上可采用例如LPCVD工藝來沉積第一多晶硅層。然后，采用光刻工藝對第一多晶硅層進(jìn)行圖形化，并通過刻蝕工藝去除多余的多晶硅部分，形成橫跨所述第一鰭2和第二鰭21的多晶硅第