在存儲器mux1布局中具有多層引腳的器件的制作方法
【技術(shù)領域】
[0001]本發(fā)明一般地涉及半導體技術(shù)領域，更具體地，涉及集成電路存儲器件。
【背景技術(shù)】
[0002]與逐漸減小的部件尺寸相關(guān)聯(lián)的集成電路(IC)工藝和封裝限制使得越來越難保持先前的引腳焊盤(引腳框)間隔(間距)。例如，單次曝光和單次蝕刻(IPlE)光刻技術(shù)將5個特定引腳的引腳框間距限制為800nm，但是電連接至一些較新的標準單元庫中的靜態(tài)隨機存取存儲器(SRAM)復用器I (MUXl)存儲器單元的5個輸入/輸出(I/O)引腳僅允許引腳框的總間隔為450nm至720nm，從而不能滿足5個I/O引腳。
[0003]IPlE光刻技術(shù)將5個引腳的引腳框間距限制為800nm，而雙曝光和雙蝕刻(2P2E)光刻技術(shù)將5個引腳的引腳框間距限制為635nm。盡管根據(jù)所需空間，635nm的2P2E間距優(yōu)于SOOnm的IPlE間距，但是對于多種標準單元應用而言，2P2E引腳框除需要過大的間距以外還具有額外的電限制。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種集成電路(IC)存儲器件,包括:第一導電層；第二導電層，與所述第一導電層間隔開，所述第二導電層形成在所述第一導電層上方；至少一個2P2E引腳框，形成在所述第一導電層中并且電連接至所述第一導電層；以及至少一個IPlE引腳框，形成在所述第二導電層中并且電連接至所述第二導電層。
[0005]在該IC存儲器件中，所述至少一個2P2E引腳框電連接至介于所述第一導電層和所述第二導電層之間的金屬層。
[0006]在該IC存儲器件中，所述至少一個IPlE引腳框電連接至所述第二導電層之上的金屬層。
[0007]在該IC存儲器件中，所述至少一個2P2E引腳框電連接至輸入/輸出(I/O)引腳。
[0008]在該IC存儲器件中，所述至少一個IPlE引腳框電連接至輸入/輸出(I/O)引腳。
[0009]在該IC存儲器件中，所述至少一個2P2E引腳框電連接至第一存儲器單元，并且所述至少一個IPlE引腳框電連接至第二存儲器單元。
[0010]在該IC存儲器件中，所述存儲器件是SRAM。
[0011 ] 在該IC存儲器件中，所述存儲器件包括SRAM MUXl存儲器單元。
[0012]根據(jù)本發(fā)明的另一方面，提供了一種集成電路(IC)存儲器件，包括:第一導電層；第二導電層，電連接至所述第一導電層，所述第二導電層形成在所述第一導電層上方；第三導電層，與所述第二導電層間隔開，所述第三導電層形成在所述第二導電層上方；第四導電層，與所述第三導電層間隔開，所述第四導電層形成在所述第三導電層上方；2P2E引腳框，形成在所述第一導電層或所述第二導電層中，并且電連接至所述第一導電層或所述第二導電層；以及IPlE引腳框，形成在所述第三導電層或所述第四導電層中，并且電連接至所述第三導電層或所述第四導電層，其中，所述IPlE引腳框沿I/O塊的邊緣延伸的距離比所述2P2E引腳框沿I/O塊的邊緣延伸的距離更大。
[0013]在該IC存儲器件中，所述第一導電層是第一金屬層，并且所述第二導電層是第二金屬層，所述第二金屬層通過至少一個金屬通孔電連接至所述第一金屬層。
[0014]在該IC存儲器件中，所述第三導電層是第三金屬層，并且所述第四導電層是第四金屬層，所述第四金屬層通過至少一個金屬通孔電連接至所述第三金屬層。
[0015]在該IC存儲器件中，所述2P2E引腳框電連接至輸入/輸出(I/O)引腳。
[0016]在該IC存儲器件中，所述IPlE引腳框電連接至輸入/輸出(I/O)引腳。
[0017]在該IC存儲器件中，所述2P2E引腳框電連接至第一存儲器單元，并且所述IPlE引腳框電連接至第二存儲器單元。
[0018]在該IC存儲器件中，所述存儲器件是SRAM。
[0019]在該IC存儲器件中，所述存儲器件包括SRAM MUXl存儲器單元。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種集成電路(IC)存儲器件，包括:第一導電層；第二導電層，電連接至所述第一導電層，所述第二導電層形成在所述第一導電層上方；第三導電層，與所述第二導電層間隔開，所述第三導電層形成在所述第二導電層上方；第四導電層，電連接至所述第三導電層，所述第四導電層形成在所述第三導電層上方；2P2E引腳框，形成在所述第一導電層或所述第二導電層中，并且電連接至所述第一導電層或所述第二導電層；以及IPlE引腳框，形成在所述第三導電層或所述第四導電層中，并且電連接至所述第三導電層或所述第四導電層，其中，所述IPlE引腳框沿I/O塊的邊緣延伸的距離比所述2P2E引腳框沿I/O塊的邊緣延伸的距離更大，并且所述IPlE引腳框在垂直于I/O塊邊緣的方向上延伸的距離比其他IPlE引腳框在垂直于I/O塊邊緣的方向上延伸的距離更大。
[0021]在該IC存儲器件中，所述第一導電層為第一金屬層，并且所述第二導電層為第二金屬層，所述第二金屬層通過至少一個金屬通孔電連接至所述第一金屬層，和所述第三導電層是第三金屬層，并且所述第四導電層是第四金屬層，所述第四金屬層通過至少一個金屬通孔電連接至所述第三金屬層。
[0022]在該IC存儲器件中，所述2P2E引腳框電連接至第一存儲器單元，并且所述IPlE引腳框電連接至第二存儲器單元。
[0023]在該IC存儲器件中，所述存儲器件為SRAM。
【附圖說明】
[0024]現(xiàn)在將結(jié)合附圖所進行的以下描述作為參考，其中:
[0025]圖1是根據(jù)實施例的存儲器宏子塊的IC布局的俯視圖。
[0026]圖2是根據(jù)實施例的存儲器宏子塊的另一 IC布局的俯視圖。
[0027]圖3是根據(jù)實施例的存儲器宏子塊的又一 IC布局的俯視圖。
【具體實施方式】
[0028]下面，詳細論述多個實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明概念。所論述的具體實施例是制造和使用的具體方式的實例，而不用于限制本發(fā)明的范圍。
[0029]另外，本發(fā)明可以在多個實例中重復參考標號和/或字符或利用最后相同兩位數(shù)字而不同的前面的數(shù)字(或多個數(shù)字)來指定相應的部件。這種重復用于簡單和清楚地表明相應的對象，并且其本身不表示所述多個實施例和/或配置之間的關(guān)系。此外，在本發(fā)明的下文中，一個部件形成在另一個部件上、連接至和/或耦合至另一個部件可以包括以直接接觸的方式形成部件的實施例，也可以包括可以在部件之間形成附加部件使得部件不直接接觸的實施例。并且，可以使用諸如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在…之下”、“向上”、“向下”、“頂部”、“底部”和類似的術(shù)語以及其衍生詞(例如“水平地”、“向下地”、“向上地”等)的空間關(guān)系術(shù)語，以容易地描述如本發(fā)明中所示的一個部件與另一個部件之間的關(guān)系。應當理解，空間關(guān)系術(shù)語預期覆蓋包括部件的器件的不同方位。
[0030]圖1是存儲器宏子塊(macro sub-block) 100的IC布局的俯視圖。存儲器宏子塊100包括電連接至I/O塊(block) 104的第I序列的SRAM MUXl存儲器單元102，以及電連接至I/O塊104’的第N序列的SRAM MUXl存儲器單元102’。應該注意，“第N”表示電連接至I/O塊104’的存儲器單元102’的規(guī)定的全部序數(shù)，諸如(非限制性的)第2、第3、第4、第5、第6、第7和第8等。在一些實施例中，通過單次光刻步驟和之后的單次蝕刻步驟(“1P1E”)利用單個圖案化的光刻膠層形成一些金屬層圖案，以及通過在兩個順序圖案化的光刻膠層中進行兩次光刻步驟和兩次蝕刻步驟(“2P2E”)來形成其他金屬層圖案。雖然利用2P2E通常會實現(xiàn)較小的金屬層部件，但是由于附加步驟，利用2P2E工藝形成金屬層的成本超過了利用IPlE工藝形成金屬層的相關(guān)成本。I/O塊104電連接至三個適用于2P2E的I/O引腳框106和兩個適用于IPlE的I/O引腳框108。在一些實施例中，引線接合至引腳框106、引腳框108，以提供到達能夠提供外部電連接的半導體器件封裝件的電連接。相似地，I/O塊104’電連接至三個適用于2P2E的I/O引腳框106’和兩個適用于IPlE的I/O引腳框108’。第一序列的SRAM