具有金屬柵極的半導(dǎo)體結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及具有金屬柵極的半導(dǎo)體結(jié)構(gòu)及其制 造方法。
【背景技術(shù)】
[0002] 半導(dǎo)體集成電路（1C)工業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。在1C演進(jìn)的過(guò)程中，在幾何尺 寸減?。?，使用制造工藝可以創(chuàng)建的最小組件(或線路)）的同時(shí)，功能密度（即，單位芯片 面積上的互連器件的數(shù)量）通常會(huì)增加。該按比例縮小工藝通常通過(guò)提高生產(chǎn)效率和降低 相關(guān)成本來(lái)提供益處。這樣的按比例縮小還增加處理和制造1C的復(fù)雜性，并且為了實(shí)現(xiàn)這 些進(jìn)步，需要1C處理和制造的類似發(fā)展。由于晶體管的尺寸減小，柵極氧化物的厚度必須 減小，以保持具有減小的柵極長(zhǎng)度的性能。然而，為了減少柵極泄漏，使用高介電常數(shù)(高k) 柵極絕緣層，從而在保持與由用于更大技術(shù)節(jié)點(diǎn)的典型柵極氧化物提供的相同有效電容的 同時(shí)，允許更大物理厚度。
[0003] 另外，由于技術(shù)節(jié)點(diǎn)縮小，在一些1C設(shè)計(jì)中，期望用金屬柵（MG)電極來(lái)代替通常 的多晶硅柵電極，以提高具有減小的特征尺寸的器件性能。與被稱為"先柵極"的另一種MG 電極形成工藝相反，形成MG電極的一種工藝被稱為"后柵極"工藝。"后柵極"工藝允許減 少必須在形成柵極之后實(shí)施的隨后工藝數(shù)量，包括高溫處理。
[0004] 因此，期望一種為形成在襯底上的每個(gè)NM0S和PM0S晶體管提供不同配置的金屬 柵極結(jié)構(gòu)的方法和半導(dǎo)體器件。

【發(fā)明內(nèi)容】

[0005] 為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種用于制造 金屬柵極結(jié)構(gòu)的方法，包括：在柵極溝槽中形成高k介電層；在所述高k介電層上方形成蝕 刻停止層；在所述蝕刻停止層上方通過(guò)形成具有晶界工程層、摻雜層以及覆蓋層的順序的 三層來(lái)形成功函調(diào)整層，所述晶界工程層被配置為允許摻雜劑原子滲透穿過(guò)，所述摻雜層 被配置為將所述摻雜劑原子提供給所述晶界工程層，并且所述覆蓋層被配置為防止所述摻 雜層氧化；以及填充金屬以使所述柵極溝槽填平。
[0006] 在用于制造金屬柵極結(jié)構(gòu)的方法中，形成具有所述晶界工程層、所述摻雜層和所 述覆蓋層的順序的所述三層包括：使用原子層沉積（ALD)操作。
[0007] 在用于制造金屬柵極結(jié)構(gòu)的方法中，將氫化二甲基鋁（DMAH)或二甲基乙基胺鋁烷 (DMEAA)用作在所述ALD操作中形成所述摻雜層的前體。
[0008] 在用于制造金屬柵極結(jié)構(gòu)的方法中，形成所述晶界工程層包括：在約200攝氏度 至約350攝氏度的溫度范圍內(nèi)，執(zhí)行ALD操作。
[0009] 在用于制造金屬柵極結(jié)構(gòu)的方法中，形成所述晶界工程層包括：執(zhí)行足夠的ALD 周期以形成封閉膜。
[0010] 在用于制造金屬柵極結(jié)構(gòu)的方法中，在真空條件下將所述金屬柵極結(jié)構(gòu)從形成所 述晶界工程層的室傳送到形成所述摻雜層的另一個(gè)室。
[0011] 該方法進(jìn)一步包括：在形成所述功函調(diào)整層之前，形成P功函層；以及在形成所述 功函調(diào)整層之前，去除所述P功函層。
[0012] 該用于制造金屬柵極結(jié)構(gòu)的方法進(jìn)一步包括：限定偽柵極區(qū)；以及去除所述偽柵 極區(qū)的一部分以露出所述柵極溝槽。
[0013] 根據(jù)本發(fā)明的另一方面，提供了一種用于制造FinFET中的金屬柵極結(jié)構(gòu)的方法， 包括：形成鰭；在所述鰭上方形成偽柵極和層間介電層（ILD);去除所述偽柵極的一部分以 露出柵極溝槽；通過(guò)形成晶界工程層和所述晶界工程層上方的摻雜層，在所述柵極溝槽中 形成功函調(diào)整層。
[0014] 在用于制造FinFET中的金屬柵極結(jié)構(gòu)的方法中，形成所述晶界工程層包括：在約 200攝氏度至約350攝氏度的范圍內(nèi)所選擇的生長(zhǎng)溫度下，執(zhí)行ALD操作。
[0015] 在用于制造FinFET中的金屬柵極結(jié)構(gòu)的方法中，形成所述晶界工程層和所述摻 雜層包括：通過(guò)在真空條件下將所述FinFET中的所述金屬柵極結(jié)構(gòu)從執(zhí)行所述晶界工程 層的形成的室傳送到執(zhí)行所述摻雜層的形成的另一個(gè)室來(lái)防止所述晶界工程層的表面氧 化。
[0016]該用于制造FinFET中的金屬柵極結(jié)構(gòu)的方法進(jìn)一步包括：在所述摻雜層上方形 成復(fù)蓋層。
[0017] 根據(jù)本發(fā)明的又一方面，提供了一種具有金屬柵極的半導(dǎo)體結(jié)構(gòu)，包括：高k介電 層；功函調(diào)整層，包括：晶界工程層，被配置為允許摻雜劑原子滲透穿過(guò)；摻雜層，位于所述 晶界工程層上方，被配置為將所述摻雜劑原子提供給所述晶界工程層；和覆蓋層，位于所述 摻雜層上方，被配置為防止所述摻雜層氧化；以及金屬層；其中，所述功函調(diào)整層夾置在所 述高k介電層和所述金屬層之間。
[0018] 在該半導(dǎo)體結(jié)構(gòu)中，具有所述金屬柵極的所述半導(dǎo)體結(jié)構(gòu)是鰭式場(chǎng)效應(yīng)晶體管 (FinFET)。
[0019] 在該半導(dǎo)體結(jié)構(gòu)中，所述金屬柵極的柵極長(zhǎng)度小于16nm。
[0020] 在該半導(dǎo)體結(jié)構(gòu)中，所述FinFET的所述金屬柵極的高度和柵極長(zhǎng)度的深寬比在 約1到約10的范圍內(nèi)。
[0021] 在該半導(dǎo)體結(jié)構(gòu)中，鰭高度和相鄰鰭之間的間距的深寬比在約0. 2至約10的范圍 內(nèi)。
[0022] 在該半導(dǎo)體結(jié)構(gòu)中，所述晶界工程層是非晶封閉膜。
[0023] 在該半導(dǎo)體結(jié)構(gòu)中，所述晶界工程層是晶體封閉膜。
[0024] 在該半導(dǎo)體結(jié)構(gòu)中，所述晶界工程層的厚度在約1 〇人至約30A的范圍內(nèi)。
【附圖說(shuō)明】
[0025] 當(dāng)結(jié)合附圖閱讀以下詳細(xì)說(shuō)明書時(shí)，可更好地理解本發(fā)明的方面。應(yīng)該強(qiáng)調(diào)，根據(jù) 工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了論述的清楚起見(jiàn)，各個(gè)部件的尺 寸可以任意地增大或減小。
[0026] 圖1是根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體結(jié)構(gòu)的金屬柵極的截面圖；
[0027] 圖2是根據(jù)本發(fā)明的一些實(shí)施例的具有金屬柵極結(jié)構(gòu)的鰭式場(chǎng)效應(yīng)晶體管 (FinFET)的透視圖；
[0028] 圖3A是根據(jù)本發(fā)明的一些實(shí)施例的圖2所示的FinFET結(jié)構(gòu)的金屬柵極的截面 圖；
[0029] 圖3B是根據(jù)本發(fā)明的一些實(shí)施例的圖2所示的FinFET結(jié)構(gòu)的金屬柵極的截面 圖；
[0030] 圖4A是根據(jù)本發(fā)明的一些實(shí)施例的功函調(diào)整層中的三層的放大截面圖；
[0031 ] 圖4B是示出根據(jù)本發(fā)明的一些實(shí)施例的晶界工程層（grainboundary engineeringlayer)的特性的示意圖；
[0032] 圖5A是根據(jù)本發(fā)明的一些實(shí)施例的功函調(diào)整層中的三層的放大截面圖；
[0033] 圖5B是示出根據(jù)本發(fā)明的一些實(shí)施例的晶界工程層的特性的示意圖；
[0034] 圖6A、圖7A、圖8A、圖9A、圖10A是根據(jù)本發(fā)明的一些實(shí)施例的NFET結(jié)構(gòu)中的金 屬柵極的制造方法的操作；
[0035] 圖6B、圖7B、圖8B、圖9B、圖10B是根據(jù)本發(fā)明的一些實(shí)施例的PFET結(jié)構(gòu)中的金 屬柵極的制造方法的操作；
[0036] 圖11是根據(jù)本發(fā)明的一些實(shí)施例的具有多個(gè)生長(zhǎng)室的半導(dǎo)體晶圓制造工具；以 及
[0037] 圖12至圖17是根據(jù)本發(fā)明的一些實(shí)施例的金屬柵極的后柵極制造方法的操作。
【具體實(shí)施方式】
[0038] 在以下詳細(xì)說(shuō)明書中，闡述大量具體細(xì)節(jié)，以提供本發(fā)明的透徹理解。然而，本領(lǐng) 域技術(shù)人員將理解，在沒(méi)有這些具體細(xì)節(jié)的情況下，可以實(shí)施本發(fā)明。在其他實(shí)例中，未詳 細(xì)描述眾所周知的方法、步驟、組件和電路，以免模糊本發(fā)明。將理解，以下公開(kāi)內(nèi)容提供用 于實(shí)現(xiàn)各個(gè)實(shí)施例的不同特征的許多不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí) 例，以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅是實(shí)例并不旨在進(jìn)行限定。
[0039] 下面詳細(xì)地論述了實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供許多可以在 具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明構(gòu)思。所論述的特定實(shí)施例僅示出制造和使用本發(fā)明的特 定方式，而不限制本發(fā)明的范圍。
[0040] 鋁注入用于減小平帶電壓（VFB)和接近晶體管的溝道區(qū)的金屬柵極（MG)疊層的有 效功函。鑒于其吸引N型晶體管的溝道區(qū)中的負(fù)載流子從而降低閾值電壓的能力，諸如鋁 的金屬元素被用作調(diào)整N型晶體管的閾值電壓的重要媒介物。然而，隨著器件技術(shù)節(jié)點(diǎn)的 收縮，原子層沉積（ALD)被用作直接沉積包含所述金屬元素的導(dǎo)電薄膜的手段。
[0041] 在ALD操作期間，錯(cuò)泡（aluminumblister)缺陷可歸因于至少兩個(gè)問(wèn)題：1)過(guò)多 鋁前體劑量，例如太多氫化二甲基鋁（DMAH)和/或二甲基乙基胺鋁烷（DMEAA)會(huì)引起前體 的自反應(yīng)并且形成鋁凝聚；以及2)缺少自由電子的下層，其降低前體的吸收度。缺少自由 電子的下層可以是氧化物層，其中，通過(guò)在非含鋁膜的生長(zhǎng)期間的真空狀態(tài)的干擾（即，真 空破壞)來(lái)形成氧化物層。氧化物層不僅缺乏自由電子，而且阻擋來(lái)自上覆層的鋁離子的擴(kuò) 散溝道。當(dāng)金屬離子不能到達(dá)接近晶體管的溝道區(qū)的位置時(shí)，從而限制了閾值電壓調(diào)節(jié)能 力。
[0042] 在本發(fā)明的一些實(shí)施例