硅通孔形成方法及半導體器件的對準結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體制造領(lǐng)域，尤其是涉及一種硅通孔形成方法及半導體器件的對準結(jié)構(gòu)。
【背景技術(shù)】
[0002]隨著半導體制造技術(shù)的飛速發(fā)展，半導體器件為了達到更快的運算速度、更大的資料存儲量以及更多的功能，半導體芯片向更高集成度方向發(fā)展。而半導體芯片的集成度越高，半導體器件的特征尺寸(⑶，Critical Dimens1n)越小。MP3、移動電話、數(shù)碼相機這些對存儲要求越來越苛刻的產(chǎn)品，正尋求更小的封裝尺寸和更高的存儲密度。高端處理器也要求數(shù)據(jù)進出存儲器的速度更快。為適應對性能和存儲密度的要求，半導體產(chǎn)業(yè)已從2D封裝轉(zhuǎn)向電連接更短的3D封裝。
[0003]硅通孔(Through Silicon Via, TSV)通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現(xiàn)芯片之間互連的最新技術(shù)。與以往的IC封裝鍵合和使用凸點的疊加技術(shù)不同，硅通孔能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
[0004]硅通孔與常規(guī)封裝技術(shù)有一個明顯的不同點，硅通孔的制作可以集成到制造工藝的不同階段。具體地，根據(jù)硅通孔制作工藝所處的階段不同，可以分為:前通孔(Via-first)工藝、中通孔(Via-middle)工藝和后通孔(Via-last)工藝三種。其中:Via-first是在制造CMOS之前的空白硅片上刻蝕制作出硅通孔；Via_middle是在制造CMOS之后，但在后段制程(Back End of Line，BE0L，主要指制造金屬互連結(jié)構(gòu))之前，在晶圓上刻蝕制作出硅通孔；Via-last是在后段制程之后，再在減薄晶圓的背面刻蝕制作出硅通孔。
[0005]圖1為現(xiàn)有一種Via-middle娃通孔形成方法形成的一種娃通孔示意圖，從中可以看到，半導體襯底10上具有晶體管(未標注)，所述晶體管被層間介質(zhì)層11覆蓋，而且層間介質(zhì)層11被金屬互連層12覆蓋。金屬互連層12與所述晶體管的柵極(未標注)之間通過金屬插塞13a電連接?，F(xiàn)有硅通孔包括貫穿層間介質(zhì)層11且延伸到半導體襯底10內(nèi)的導電柱15，導電柱15與層間介質(zhì)層11和半導體襯底10之間被絕緣層14絕緣分隔。除此之夕卜，在半導體襯底10上(且在層間介質(zhì)層11中)還具有由金屬層13b、氮化物層16和絕緣層17形成的對準結(jié)構(gòu)，此對準結(jié)構(gòu)通常在形成硅通孔的過程中同時形成，其中金屬層13b位于層間介質(zhì)層11，且金屬層13b通常與金屬插塞13a同時形成，絕緣層14和絕緣層17通常也同時形成。
[0006]上述現(xiàn)有硅通孔形成方法具有以下缺點:上述對準結(jié)構(gòu)中，金屬層13b、氮化物層16和絕緣層17具有齊平的表面，因此難以快速和精確地進行對準。
[0007]此外，現(xiàn)有金屬互連層12與層間介質(zhì)層11之間直接層疊，容易導致金屬互連層12中的金屬擴散到層間介質(zhì)層11，對半導體器件的性能造成不利影響?，F(xiàn)有硅通孔形成方法需要平坦化至暴露層間介質(zhì)層11表面以露出導電柱15，層間介質(zhì)層11在平坦化過程中易被平坦去除而難以準確停止。
[0008]為此，需要一種新的硅通孔形成方法及半導體器件的對準結(jié)構(gòu)，以解決上述不利影響。

【發(fā)明內(nèi)容】

[0009]本發(fā)明解決的問題是提供一種硅通孔形成方法及半導體器件的對準結(jié)構(gòu)，以防止硅通孔形成后金屬互連層與層間介質(zhì)層之間發(fā)生金屬擴散，同時使平坦化時容易準確停止，并且提高對準的準確率和效率。
[0010]為解決上述問題，本發(fā)明提供一種硅通孔形成方法，包括:
[0011]提供半導體襯底，所述半導體襯底功能區(qū)上具有晶體管和覆蓋所述晶體管的層間介質(zhì)層；
[0012]形成位于所述層間介質(zhì)層的接觸孔和凹槽，所述接觸孔暴露所述晶體管的柵極、源極或漏極的至少其中之一，所述凹槽位于所述半導體襯底非功能區(qū)上；
[0013]形成金屬插塞填充滿所述接觸孔，并形成金屬層覆蓋所述凹槽的內(nèi)表面；
[0014]形成犧牲層覆蓋所述層間介質(zhì)層并填充滿所述凹槽；
[0015]形成通孔貫穿所述犧牲層和層間介質(zhì)層，并延伸至所述半導體襯底內(nèi)；
[0016]形成絕緣層覆蓋所述通孔的內(nèi)表面和所述犧牲層的上表面；
[0017]形成導電層填充滿所述通孔；
[0018]去除位于所述犧牲層上的絕緣層和所述犧牲層直至暴露所述凹槽，位于所述凹槽內(nèi)的所述金屬層和所述凹槽形成對準結(jié)構(gòu)。
[0019]可選的，在形成所述接觸孔和凹槽之前，形成位于所述層間介質(zhì)層上的阻擋層，所述接觸孔、凹槽和通孔貫穿所述阻擋層。
[0020]可選的，在形成所述金屬插塞和金屬層之后，且在形成所述犧牲層之前，形成隔離層覆蓋所述阻擋層、金屬插塞和金屬層，并且所述隔離層位于所述凹槽內(nèi)的上表面低于所述層間介質(zhì)層上表面，所述犧牲層覆蓋所述隔離層，所述通孔同時貫穿所述隔離層，在去所述犧牲層之后，去除位于所述阻擋層上的隔離層。
[0021]可選的，所述阻擋層的材料為氮化硅或者碳氮化硅。
[0022]可選的，所述阻擋層的厚度范圍為1nm?200nm。
[0023]可選的，采用高縱深比制程技術(shù)形成所述隔離層。
[0024]可選的，去除位于所述犧牲層上的絕緣層和所述犧牲層直至暴露所述隔離層和所述凹槽包括:
[0025]平坦化去除位于所述犧牲層上的絕緣層直至暴露所述犧牲層；
[0026]去除所述犧牲層直至暴露所述隔離層和所述凹槽。
[0027]可選的，所述犧牲層的材料為多晶硅。
[0028]可選的，采用四甲基氫氧化銨的濕法刻蝕去除所述犧牲層。
[0029]可選的，所述形成方法還包括:形成金屬互連層覆蓋所述對準結(jié)構(gòu)、所述阻擋層和所述導電層上表面。
[0030]可選的，所述金屬互連層位于所述對準結(jié)構(gòu)上方的上表面形成溝槽。
[0031 ] 可選的，所述金屬互連層的材料為鋁。
[0032]可選的,米用同一工藝同時形成所述金屬插塞和金屬層。
[0033]可選的，所述金屬插塞和所述金屬層的材料為鎢。
[0034]可選的，所述絕緣層的材料為氧化硅、含碳氧化硅或者氮氧化硅。
[0035]可選的，所述絕緣層的厚度范圍為50nm?100nm。
[0036]可選的，所述導電層的材料為銅。
[0037]可選的，采用物理氣相沉積法、化學氣相沉積法或原子層沉積法形成所述阻擋層或者所述絕緣層。
[0038]為解決上述問題，本發(fā)明還提供了一種半導體器件的對準結(jié)構(gòu)，所述半導體器件包括半導體襯底和位于所述半導體襯底上的層間介質(zhì)層，所述層間介質(zhì)層具有凹槽，所述對準結(jié)構(gòu)包括:
[0039]金屬層，位于所述凹槽的內(nèi)表面；
[0040]隔離層，位于所述凹槽內(nèi)且位于所述金屬層表面，所述隔離層的上表面低于所述層間介質(zhì)層的上表面。
[0041 ] 可選的，所述金屬層的材料為鎢。
[0042]可選的，所述隔離層的材料為氧化硅、含碳氧化硅或氮氧化硅。
[0043]可選的，所述對準結(jié)構(gòu)上具有金屬互連層，所述金屬互連層位于所述隔離層上方的上表面形成溝槽。
[0044]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0045]本發(fā)明的技術(shù)方案中，先形成了犧牲層填充滿凹槽，從而防止后續(xù)形成的絕緣層填充滿凹槽，之后回蝕刻去除犧牲層，從而重新暴露出凹槽，使形成的對準結(jié)構(gòu)與周邊的結(jié)構(gòu)具有高度差異。當光學檢測設(shè)備進行檢測時，由于對準結(jié)構(gòu)的表面與周邊的結(jié)構(gòu)不在同一水平面上，光線的反射效果不同，因此可以快速且準確地找到對準結(jié)構(gòu)進行對準。
[0046]進一步，阻擋層的厚度范圍為1nm?