Cmos反相器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種CMOS反相器。
【背景技術(shù)】
[0002]CMOS反相器是由兩種彼此互補(bǔ)的PMOS與NMOS所組成的另一種半導(dǎo)體基本元件，反相器是可以將輸入信號(hào)的相位反轉(zhuǎn)180度，被廣泛應(yīng)用于模擬電路中。
[0003]請(qǐng)參考圖1，為CMOS反相器的電路結(jié)構(gòu)示意圖。
[0004]CMOS反相器由一個(gè)溝道增強(qiáng)型NMOS管10和一個(gè)溝道增強(qiáng)型PMOS管20串聯(lián)組成。所述NMOS管10與PMOS管20的柵極連接，作為反相器的輸入端11 ;所述NMOS管10的漏極與PMOS管20的漏極連接，作為反相器的輸出端12 ;所述NMOS管的源極接低電位端或接地；所述PMOS管的源極連接高電位Vdd。
[0005]請(qǐng)參考圖2，為芯片中CMOS反相器的結(jié)構(gòu)示意圖。
[0006]所述CMOS反相器中溝道增強(qiáng)型NMOS管10和溝道增強(qiáng)型PMOS管20具有連續(xù)的柵極30，在所述柵極30兩側(cè)的源極和漏極上形成有多個(gè)金屬插塞40，以降低源極和漏極的連接電阻。
[0007]由于電子在硅襯底中的遷移速率大于空穴在硅襯底中的遷移速率，所以導(dǎo)致NMOS晶體管10中的電流密度大于PMOS晶體管20中的電流密度，為了使NMOS晶體管10的飽和電流與PMOS晶體管20的飽和電流相同以獲得較佳的反相器性能，所述CMOS反相器中，PMOS晶體管的溝道區(qū)域長(zhǎng)度大于NMOS晶體管的溝道區(qū)域長(zhǎng)度。
[0008]但是現(xiàn)有的CMOS反相器的延遲時(shí)間較長(zhǎng)，影響CMOS反相器的性能。

【發(fā)明內(nèi)容】

[0009]本發(fā)明解決的問題是提供一種CMOS反相器，降低CMOS反相器的延遲時(shí)間，提高CMOS反相器的性能。
[0010]為解決上述問題，本發(fā)明提供一種CMOS反相器，包括:NM0S晶體管，所述NMOS晶體管包括:第一有源區(qū)、、包圍所述第一有源區(qū)的第一隔離結(jié)構(gòu)、第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)由若干平行排列的第一部分和與所述第一部分的垂直相連的第二部分組成，所述第二部分和第一部分的首尾順次連接形成單向連續(xù)的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)的第一部分橫跨在第一有源區(qū)表面；PM0S晶體管，所述PMOS晶體管包括:第二有源區(qū)，包圍所述第二有源區(qū)的第二隔離結(jié)構(gòu)、位于第二有源區(qū)表面的第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)的一端與NMOS晶體管的第一柵極結(jié)構(gòu)的一端連接。
[0011]可選的，所述NMOS晶體管的第一柵極結(jié)構(gòu)的第二部分位于第一隔離結(jié)構(gòu)表面，所述第一柵極結(jié)構(gòu)的第一部分的兩端位于第一隔離結(jié)構(gòu)表面。
[0012]可選的，所述NMOS晶體管還包括:與所述第一柵極結(jié)構(gòu)連接的第一連接結(jié)構(gòu)；位于所述第一有源區(qū)和第一連接結(jié)構(gòu)上的第一金屬互連結(jié)構(gòu)。
[0013]可選的，第一隔離結(jié)構(gòu)與第一有源區(qū)的邊界中，具有與第一部分的延伸方向平行的部分邊界，所述部分邊界和第一部分之間的距離作為第一部分與第一隔離結(jié)構(gòu)之間的橫向距離，相鄰第一部分之間的間距小于第一部分與第一隔離結(jié)構(gòu)之間的最小橫向距離。
[0014]可選的，所述PMOS晶體管的第二柵極結(jié)構(gòu)為長(zhǎng)條形。
[0015]可選的，所述PMOS晶體管還包括:與所述第二柵極結(jié)構(gòu)連接的第二連接結(jié)構(gòu)；位于所述第二有源區(qū)上的第二金屬互連結(jié)構(gòu)。
[0016]可選的，所述第二隔離結(jié)構(gòu)與第二有源區(qū)的邊界中，具有與第二柵極結(jié)構(gòu)的延伸方向平行的部分邊界，所述部分邊界和第二柵極結(jié)構(gòu)之間的距離作為第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離，第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離小于第一柵極結(jié)構(gòu)的第一部分與第一隔離結(jié)構(gòu)之間的最小橫向距離。
[0017]可選的，所述第二隔離區(qū)表面形成有連接第二有源區(qū)的連接層。
[0018]可選的，所述第二金屬互連結(jié)構(gòu)部分位于第二有源區(qū)表面，部分位于連接層表面。
[0019]可選的，所述連接層的材料為多晶硅。
[0020]可選的，所述NMOS晶體管的溝道區(qū)域長(zhǎng)度小于PMOS晶體管的溝道區(qū)域長(zhǎng)度。
[0021]可選的，所述NMOS晶體管的溝道區(qū)域長(zhǎng)度與PMOS晶體管的溝道區(qū)域長(zhǎng)度之比為1:3 ?2:3。
[0022]可選的，所述第一隔離結(jié)構(gòu)和第二隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn):
[0024]本發(fā)明的技術(shù)方案中，CMOS反相器中的NMOS晶體管的第一柵極結(jié)構(gòu)有若干平行排列的第一部分和與所述第一部分垂直相鄰的第二部分組成，所述第二部分和第二部分的首尾順次連接形成單向連續(xù)的第一柵極結(jié)構(gòu)。其中，第一隔離結(jié)構(gòu)與第一有源區(qū)的邊界中，具有與第一部分的延伸方向平行的部分邊界，所述部分邊界與第一柵極結(jié)構(gòu)之間的距離作為第一柵極結(jié)構(gòu)與第一隔離結(jié)構(gòu)之間的橫向距離，在所述平行排列的第一部分中，距離所述部分邊界最近的第一部分與第一隔離結(jié)構(gòu)之間具有最小橫向距離，其他位置處的第一部分與第一隔離結(jié)構(gòu)之間的橫向距離均大于所述最小橫向距離，所以，與現(xiàn)有的NMOS晶體管相比，本發(fā)明的技術(shù)方案中的NMOS晶體管，增大了第一柵極結(jié)構(gòu)與第一隔離結(jié)構(gòu)之間的平均橫向距離；由于NMOS晶體管的飽和電流密度隨所述第一部分與第一隔離結(jié)構(gòu)之間的橫向距離的增大而增大，所以，本發(fā)明技術(shù)方案中的NMOS晶體管的飽和電流密度得到提高，可以降低所述NMOS晶體管的延遲時(shí)間，提高CMOS反相器的性能。并且，由于所述第一柵極結(jié)構(gòu)采用所述折疊結(jié)構(gòu)，第一柵極結(jié)構(gòu)相鄰的第一部分兩側(cè)的源極和漏極可以互相共用，從而在保持溝道區(qū)域長(zhǎng)度不變的情況下，可以減少所述第一柵極結(jié)構(gòu)兩側(cè)的第一有源區(qū)的面積，從而降低NMOS晶體管的寄生電容，進(jìn)而降低延遲時(shí)間，提高CMOS反相器的性能。
[0025]進(jìn)一步的，所述CMOS反相器中的PMOS晶體管的第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)的橫向距離小于所述NMOS晶體管的第一柵極結(jié)構(gòu)的第一部分與第一隔離結(jié)構(gòu)的最小橫向距離，降低了 PMOS晶體管的第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離。由于PMOS晶體管的飽和電流密度隨第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離的減小而增大，所以降低PMOS晶體管的第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離，能夠提高PMOS晶體管的飽和電流密度，從而提高PMOS晶體管的飽和電流；降低PMOS晶體管的第二柵極結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間的橫向距離，還能夠降低第二柵極結(jié)構(gòu)兩側(cè)的有源區(qū)的面積，降低PMOS晶體管的寄生電容，從而降低PMOS晶體管的延遲時(shí)間，提高CMOS晶體管的性能。
[0026]進(jìn)一步的，與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案中的CMOS反相器的NMOS晶體管的第一柵極結(jié)構(gòu)兩側(cè)的第一有源區(qū)的面積下降，PMOS晶體管的第二柵極結(jié)構(gòu)兩側(cè)的第二有源區(qū)的面積下降，使得最終形成的CMOS反相器的面積減小，有利于提高半導(dǎo)體芯片的集成度。
【附圖說明】
[0027]圖1是本發(fā)明的現(xiàn)有技術(shù)的CMOS反相器的電路結(jié)構(gòu)示意圖；
[0028]圖2是本發(fā)明的現(xiàn)有技術(shù)的CMOS反相器的結(jié)構(gòu)示意圖；
[0029]圖3為NMOS晶體管的飽和電流密度、柵極結(jié)構(gòu)與隔離結(jié)構(gòu)之間的橫向距離之間的關(guān)系圖；
[0030]圖4為PMOS晶體管的飽和電流密度、柵極結(jié)構(gòu)與隔離結(jié)構(gòu)之間的橫向距離之間的關(guān)系圖；
[0031]圖5為本發(fā)明的實(shí)施例的CMOS反相器的NMOS晶體管的結(jié)構(gòu)示意圖；
[0032]圖6為本發(fā)明的現(xiàn)有技術(shù)中CMOS反相器的NMOS晶體管的結(jié)構(gòu)示意圖；
[0033]圖7為本發(fā)明的實(shí)施例的CMOS反相器的PMOS晶體管的結(jié)構(gòu)示意圖；
[0034]圖8為本發(fā)明的現(xiàn)有技術(shù)中CMOS反相器的PMOS晶體管的結(jié)構(gòu)示意圖；
[0035]圖9為本發(fā)明的實(shí)施例的CMOS反相器的結(jié)構(gòu)示意圖；
[0036]圖10為本發(fā)明的現(xiàn)有技術(shù)的CMOS反相器的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0037]如【背景技術(shù)】中所述，現(xiàn)有技術(shù)中的反相器的延遲時(shí)間較長(zhǎng)，影響CMOS反相器的性倉(cāng)泛。
[0038]由于CMOS反相器的延遲時(shí)間τ= (CXVdd)/ (2XIsat)，其中，C為半導(dǎo)體器件的寄生電容，Vdd為電源電壓，Isat為飽和電流，從上述延遲時(shí)間τ的表達(dá)式中可以看出，降低寄生電容C以及提高飽和電流Isat均可以降低半導(dǎo)體器件的延遲時(shí)間，而由于寄生電容C和飽和電流Isat都是有半導(dǎo)體器件的結(jié)構(gòu)設(shè)計(jì)所決定的，所以，通過改變CMOS反相器的結(jié)構(gòu)可以實(shí)現(xiàn)降低延遲時(shí)間的目的。
[0039]晶體管包括有源區(qū)、包圍有源區(qū)的隔離結(jié)構(gòu)和位于有源區(qū)上的柵極結(jié)構(gòu)。所述有源區(qū)和隔離結(jié)構(gòu)之間具有平行于柵極結(jié)構(gòu)延伸方向的部分邊界，所述柵極結(jié)構(gòu)與所述部分邊界之間的距離為柵極結(jié)構(gòu)與隔離結(jié)構(gòu)之間的橫向距離。研究發(fā)現(xiàn)，晶體管的柵極結(jié)構(gòu)與其兩側(cè)的隔離結(jié)構(gòu)的橫向距離會(huì)影響晶體管的飽和電流大小，而現(xiàn)有技術(shù)中，CMOS反相器的NMOS晶體管和PMOS晶體管中的柵極結(jié)構(gòu)與其兩側(cè)的隔離結(jié)構(gòu)的橫向距離相等。
[0040]請(qǐng)參考圖3，圖3為發(fā)明人通過多次實(shí)驗(yàn)測(cè)試獲得的NMOS晶體管的飽和電流密度、柵極結(jié)構(gòu)與隔離結(jié)構(gòu)之間的橫向距離SA之間的關(guān)系圖。
[0041]所述測(cè)試過程中，在不改變柵極結(jié)構(gòu)長(zhǎng)度及晶體管的形成工藝的前提下，僅改變所述柵極結(jié)構(gòu)與隔離結(jié)構(gòu)之間的橫向距離，對(duì)具有不同的橫向距離SA的NMOS晶體管進(jìn)行測(cè)試獲得不同的飽和電流密度。
[0042]由圖3可以看出，所述NMOS晶體管的飽和電流密度隨所述橫向距離SA的增大而增大。所述飽和電流密度是指單位長(zhǎng)度的飽和電流大小，并且，本發(fā)明的實(shí)施例中所提高的飽和電流密度，都是指單位長(zhǎng)度的飽和電流大小。
[0043]請(qǐng)