Cmos架構(gòu)的隧穿場(chǎng)效應(yīng)晶體管(tfet)以及制造n型和p型tfet的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實(shí)施例屬于半導(dǎo)體器件領(lǐng)域，并且具體而言，屬于CMOS架構(gòu)的隧穿場(chǎng)效 應(yīng)晶體管（TFET)和制造N型和P型TEFT的方法的領(lǐng)域。
【背景技術(shù)】
[0002] 過(guò)去幾十年中，集成電路中特征的的按比例縮放已經(jīng)是日益增長(zhǎng)的半導(dǎo)體產(chǎn)業(yè)的 驅(qū)動(dòng)力。按比例縮放到越來(lái)越小的特征使得半導(dǎo)體芯片的有限基板面（realestate)上增 加功能單元的密度。例如，縮小晶體管尺寸容許在芯片上并入增加數(shù)量的存儲(chǔ)器件，導(dǎo)致制 造具有增加容量的產(chǎn)品。然而，對(duì)更多容量的驅(qū)動(dòng)不是沒有問(wèn)題。優(yōu)化每一個(gè)器件的性能 的必要性變得越來(lái)越顯著。
[0003] 在集成電路器件的制造中，隨著器件尺寸繼續(xù)按比例縮小，諸如三柵極晶體管之 類的多柵極晶體管已經(jīng)變得更加普遍。在傳統(tǒng)工藝中，通常在體硅襯底或絕緣體上硅襯底 上制造三柵極晶體管。在一些情況下，由于體硅襯底的較低成本，并且因?yàn)轶w硅襯底實(shí)現(xiàn) 了不太復(fù)雜的三柵極制造工藝，所以體硅襯底是優(yōu)選的。然而，在體硅襯底上，三柵極晶體 管的制造工藝在將金屬柵極電極的底部與在晶體管本體底部的源極和漏極延伸尖端（即， "鰭"）對(duì)準(zhǔn)時(shí)常常遇到問(wèn)題。當(dāng)在體襯底上形成三柵極晶體管時(shí)，出于最佳柵極控制并且 為了減小短溝道效應(yīng)，需要適當(dāng)?shù)膶?duì)準(zhǔn)。例如，如果源極和漏極延伸尖端比金屬柵極電極更 深，則會(huì)發(fā)生穿通。替換地，如果金屬柵極電極比源極和漏極延伸尖端更深，則結(jié)果會(huì)是不 受歡迎的柵極電容寄生現(xiàn)象。
[0004] 已經(jīng)嘗試了許多不同技術(shù)來(lái)減小晶體管的結(jié)漏。然而，在結(jié)漏抑制領(lǐng)域中仍需要 顯著的改進(jìn)。
【附圖說(shuō)明】
[0005] 圖1示出了（a)根據(jù)本發(fā)明的實(shí)施例的具有無(wú)應(yīng)變的Ge或GeSn窄本體的同質(zhì)結(jié) TFET器件的一部分，和（c)根據(jù)本發(fā)明的實(shí)施例的具有無(wú)應(yīng)變的窄源極/溝道結(jié)的異質(zhì)結(jié) TFET器件的一部分。在（b)中，示出了對(duì)應(yīng)于（a)的弛豫的5nmGe雙柵極器件的主帶邊沿 (leadingbandedge)。在（d)中示出了（c)的結(jié)構(gòu)的帶排列的前邊沿。
[0006] 圖2A示出了根據(jù)本發(fā)明的實(shí)施例的平面雙軸拉伸應(yīng)變的Ge或GeSn同質(zhì)結(jié)TFET 器件的一部分的成角度的視圖。
[0007] 圖2B示出了根據(jù)本發(fā)明的實(shí)施例的基于懸浮納米線或納米帶Ge或GeSn同質(zhì)結(jié) 的TFET器件的一部分的成角度的并且局部橫截的視圖。
[0008] 圖2C示出了根據(jù)本發(fā)明的實(shí)施例的基于三柵極或鰭式場(chǎng)效應(yīng)晶體管Ge同質(zhì)結(jié)的 TFET器件的一部分的成角度的視圖。
[0009] 圖3A示出了根據(jù)本發(fā)明的實(shí)施例的具有拉伸應(yīng)變的Ge區(qū)的垂直TFET器件的一 部分的成角度的視圖。
[0010] 圖3B示出了根據(jù)本發(fā)明的實(shí)施例的具有拉伸應(yīng)變的Ge區(qū)的另一個(gè)垂直TFET器 件的一部分的成角度的視圖。
[0011] 圖3C示出了根據(jù)本發(fā)明的實(shí)施例的具有拉伸應(yīng)變的Ge區(qū)的再另一個(gè)垂直TFET 器件的一部分的成角度的視圖。
[0012] 圖4示出了根據(jù)本發(fā)明的實(shí)施例的具有拉伸應(yīng)變的Gei_ySny區(qū)的垂直TFET器件的 一部分的成角度的視圖。
[0013] 圖5是根據(jù)本發(fā)明的實(shí)施例的在大約300K溫度的體弛豫的Ge的能帶圖500。
[0014] 圖6是根據(jù)本發(fā)明的實(shí)施例的四個(gè)L谷的鰭式場(chǎng)效應(yīng)晶體管器件的沿不同限制取 向的電子質(zhì)量的表。
[0015] 圖7是根據(jù)本發(fā)明的實(shí)施例的N型和P型無(wú)應(yīng)變Ge器件的仿真的漏極電流（ID) 隨柵極電壓（VG)變化的函數(shù)關(guān)系的繪圖。
[0016] 圖8是根據(jù)本發(fā)明的實(shí)施例的仿真的能量（meV)隨雙軸應(yīng)力（MPa)體Ge器件變 化的函數(shù)關(guān)系的繪圖。
[0017] 圖9A是根據(jù)本發(fā)明的實(shí)施例的N型和P型應(yīng)變和無(wú)應(yīng)變Ge器件的仿真的漏極電 流（ID)隨柵極電壓（VG)變化的函數(shù)關(guān)系的繪圖。
[0018] 圖9B是根據(jù)本發(fā)明的實(shí)施例的P型應(yīng)變Ge器件或III-V族材料器件中的仿真的 漏極電流（ID)隨柵極電壓（VG)變化的函數(shù)關(guān)系的繪圖。
[0019] 圖10A是根據(jù)本發(fā)明的實(shí)施例的示出了使用Jaros帶偏移理論計(jì)算的GeSn中的 直接帶隙和間接帶隙與Sn含量的關(guān)系的繪圖1000A。
[0020] 圖10B是根據(jù)本發(fā)明的實(shí)施例的描繪了Gei_x_ySixSny三元合金的過(guò)渡的繪圖 1000B〇
[0021] 圖11A是根據(jù)本發(fā)明的實(shí)施例的描繪了對(duì)于不同線尺寸的在圖3A中所示出的結(jié) 構(gòu)的應(yīng)力仿真的繪圖。
[0022] 圖11B是根據(jù)本發(fā)明的實(shí)施例的描繪了在圖3B中所示出的結(jié)構(gòu)的應(yīng)力仿真的繪 圖。
[0023] 圖11C是根據(jù)本發(fā)明的實(shí)施例的描繪了在圖3C中所示出的結(jié)構(gòu)的應(yīng)力仿真的繪 圖。
[0024] 圖12示出了根據(jù)本發(fā)明的一種實(shí)施方式的計(jì)算設(shè)備。
【具體實(shí)施方式】
[0025] 描述了CMOS架構(gòu)的隧穿場(chǎng)效應(yīng)晶體管（TFET)和制造N型和P型TEFT的方法。在 以下描述中，闡述了多個(gè)具體細(xì)節(jié)，諸如具體的集成度和材料域，以便提供對(duì)本發(fā)明的實(shí)施 例的透徹理解。對(duì)于本領(lǐng)域技術(shù)人員將顯而易見的是，本發(fā)明的實(shí)施例可以在沒有這些具 體細(xì)節(jié)的情況下得以實(shí)施。在其它情形中，諸如集成電路設(shè)計(jì)版圖之類的眾所周知的特征 未詳細(xì)描述，以便不會(huì)沒有必要地模糊本發(fā)明的實(shí)施例。此外，應(yīng)當(dāng)理解的是，圖中所示出 的各個(gè)實(shí)施例是示例性表示，而不必按比例繪制。
[0026] 本文所描述的一個(gè)或多個(gè)實(shí)施例針對(duì)使用互補(bǔ)N型和P型TFET器件的間接帶隙 到直接帶隙的過(guò)渡的方法和由其得到的器件。在更具體的實(shí)施例中，由IV族材料制造TFET 器件。器件可以應(yīng)用于邏輯架構(gòu)中和低功率器件架構(gòu)中。一個(gè)或多個(gè)實(shí)施例針對(duì)通過(guò)在IV 族材料中使用間接到直接的帶隙的過(guò)渡來(lái)實(shí)現(xiàn)高性能N型和P型TFET器件。本文描述了 用以設(shè)計(jì)制造這種器件的方法和結(jié)構(gòu)。在一個(gè)實(shí)施例中，相對(duì)于具有大約60mV/deCade的 熱限制的相應(yīng)的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET)，TFET用于實(shí)現(xiàn)了更陡峭的亞 閾值斜率（SS)。通常，本文所描述的實(shí)施例可以適合于用于具有低功率應(yīng)用的邏輯器件的 高性能晶體管或按比例縮放的晶體管。
[0027] 為了提供背景環(huán)境，由于存在直接帶隙和各種異質(zhì)結(jié)構(gòu)帶排列，基于III-V族材 料的TFET應(yīng)提供高驅(qū)動(dòng)電流和低SS。對(duì)于III-V族材料異質(zhì)結(jié)構(gòu)袋狀N型TFET，已經(jīng)實(shí) 現(xiàn)了小于60mV/decade的SS。借助對(duì)等效氧化物厚度（EOT)、本體按比例縮放和阻擋層設(shè) 計(jì)的進(jìn)一步器件優(yōu)化，在例如大約〇. 3V的VCC的低指標(biāo)VCC方面，預(yù)計(jì)III-V族材料N型 TFET優(yōu)于III-V族材料M0SFET。然而，III-V族材料中的導(dǎo)帶狀態(tài)的低密度會(huì)對(duì)在基于 III-V族材料的P型TFET中實(shí)現(xiàn)低SS和高導(dǎo)通電流（IJ呈現(xiàn)基本的限制。
[0028] 此外，以或者由技術(shù)上重要的諸如硅（Si)、鍺（Ge)或硅鍺（SiGe)之類的IV族材 料制造的TFET中的電流會(huì)受到較大帶隙（例如，Si中為1. 12eV)和/或低間接帶隙隧 穿電流的限制。在Si和Ge中，價(jià)帶頂在gamma點(diǎn)，而最低導(dǎo)帶在Si中為delta點(diǎn)以及在 Ge中為L(zhǎng)點(diǎn)。在源極/溝道結(jié)的導(dǎo)帶與價(jià)帶之間的隧穿由光子輔助的兩步驟工藝來(lái)實(shí)現(xiàn)。 所述過(guò)程通常具有低概率，其對(duì)于基于間接帶隙材料的TFET會(huì)導(dǎo)致低。例如，在最佳執(zhí) 行的Si/SiGe異質(zhì)結(jié)構(gòu)TFET中，實(shí)驗(yàn)性實(shí)現(xiàn)的1?在IV柵極過(guò)驅(qū)動(dòng)下大約為40nA/微米， 其比在0. 3V柵極過(guò)驅(qū)動(dòng)下的III-V族材料器件的上述低大約25倍。還沒有實(shí)現(xiàn)基于 Si、Ge或SiGe的TFET的相應(yīng)的高Iw。因此，本文所描述的一個(gè)或多個(gè)實(shí)施例針對(duì)在相同 材料系統(tǒng)中制造具有低SS和高的高性能N型和P型TFET的方法。
[0029] 在實(shí)施例中，I