半導(dǎo)體器件的形成方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體形成領(lǐng)域，尤其是涉及一種半導(dǎo)體器件的形成方法。
【背景技術(shù)】
[0002] 在超大規(guī)模集成電路中，通常采用應(yīng)變硅技術(shù)（Strained Silicon)使得NMOS晶 體管上形成張應(yīng)力，在PMOS晶體管上形成壓應(yīng)力，從而增大NMOS晶體管和PMOS晶體管的 載流子遷移率，增大了驅(qū)動(dòng)電流，提高電路的響應(yīng)速度。嵌入式應(yīng)力晶體管是應(yīng)變硅技術(shù)應(yīng) 用的熱點(diǎn)之一。
[0003] 基于嵌入式應(yīng)力晶體管中PMOS的壓應(yīng)力層和NMOS的拉應(yīng)力層的結(jié)構(gòu)，以及所用 材料不同，PMOS的壓應(yīng)力層和NMOS的拉應(yīng)力層分步制備。以先形成壓應(yīng)力層，后形成拉應(yīng) 力層的工藝為例，現(xiàn)有技術(shù)中嵌入式應(yīng)力晶體管的過(guò)程參考圖1~圖5所示：
[0004] 參考圖1所示，在半導(dǎo)體襯底10上形成偽柵材料層，并在偽柵材料層上形成第一 硬掩模圖案后，以第一硬掩模圖案為掩膜刻蝕所述偽柵材料層形成PMOS偽柵20和NMOS偽 柵30,保留兩個(gè)偽柵20和30的上的第一硬掩模層21和31 ;
[0005] 參考圖2所示，在所述半導(dǎo)體襯底10以及兩個(gè)偽柵20和30上方覆蓋氧化層22 和32后，在所述氧化層22和32上形成第二硬掩模層40 ;
[0006] 參考圖3所示，保留所述NMOS偽柵30上的第二硬掩模層41，打開(kāi)所述PMOS偽柵 20兩側(cè)的第二硬掩模層和氧化層，在PMOS偽柵20的周邊形成" Σ "凹槽并填充應(yīng)力材料， 形成壓應(yīng)力層51。其中，位于所述NMOS偽柵30上的第二硬掩模層41可有效防止壓應(yīng)力層 51生長(zhǎng)在NMOS偽柵30的區(qū)域；
[0007] 結(jié)合參考圖4和圖5所示，去除覆蓋在NMOS偽柵30上的第二硬掩模層41后，重 新在PMOS偽柵20和NMOS偽柵30上形成硬掩模層60。之后保留PMOS偽柵20上的硬掩模 層61，打開(kāi)NMOS偽柵30兩側(cè)的硬掩模層60和氧化層，NMOS偽柵30的周邊的半導(dǎo)體襯底 10內(nèi)形成"U型"凹槽并填充應(yīng)力材料，形成拉應(yīng)力層52 ;
[0008] 參考圖6所示，之后在所述PMOS偽柵20兩側(cè)形成側(cè)墻71，NMOS偽柵兩側(cè)形成側(cè) 墻72后，以光刻膠80覆蓋NMOS偽柵30,向PMOS偽柵兩側(cè)注入離子形成PMOS源漏區(qū)（圖中 未標(biāo)示);之后去除光刻膠80,在PMOS偽柵20上形成光刻膠（圖中未標(biāo)示)，在NMOS偽柵30 兩側(cè)注入離子，形成NMOS源漏區(qū)。
[0009] 然而，在實(shí)際工藝中，形成PMOS柵極和NMOS柵極的應(yīng)力層后，發(fā)現(xiàn)PMOS偽柵20以 及NMOS偽柵30的結(jié)構(gòu)被破壞，其直接影響了后續(xù)與所述PMOS偽柵20和NMOS偽柵30結(jié) 構(gòu)相匹配的PMOS柵極和NMOS柵極的結(jié)構(gòu)，進(jìn)而影響后續(xù)形成的半導(dǎo)體器件的性能。
[0010] 為此，在制備嵌入式應(yīng)力晶體管過(guò)程中，如何確保PMOS偽柵和NMOS偽柵結(jié)構(gòu)不受 損是本領(lǐng)域技術(shù)人員亟需解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0011] 本發(fā)明解決的問(wèn)題是，在形成PMOS柵極和NMOS柵極的應(yīng)力層過(guò)程中，確保PMOS 偽柵和NMOS偽柵不受損傷。
[0012] 為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括：
[0013] 提供半導(dǎo)體襯底；
[0014] 在所述半導(dǎo)體襯底上形成偽柵材料層；
[0015] 在所述偽柵材料層上形成第一硬掩模層；
[0016] 刻蝕所述第一硬掩模層，在所述第一硬掩模層內(nèi)形成硬掩模圖案；
[0017] 以所述硬掩模圖案為掩?？涛g所述偽柵材料層，形成偽柵結(jié)構(gòu)，在所述偽柵結(jié)構(gòu) 上保留所述第一硬掩模層；
[0018] 在所述半導(dǎo)體襯底上形成第二硬掩模層，所述第二硬掩模層覆蓋所述偽柵結(jié)構(gòu)；
[0019] 刻蝕所述第二硬掩模層，在所述偽柵結(jié)構(gòu)周邊的半導(dǎo)體襯底內(nèi)形成凹槽，并在所 述凹槽內(nèi)形成應(yīng)力層；
[0020] 去除所述半導(dǎo)體襯底上剩余的第二硬掩模層。
[0021] 可選地，去除所述半導(dǎo)體襯底上剩余的第二硬掩模層的方法為濕法刻蝕工藝；
[0022] 在所述濕法刻蝕工藝中，所述第二硬掩模層和第一硬掩模層的刻蝕選擇比大于或 等于3:1。
[0023] 可選地，所述第一硬掩模層的材料為單層或多層結(jié)構(gòu)，且至少包括一層摻碳的氮 化娃層；
[0024] 所述第二硬掩模層的材料為氮化硅。
[0025] 可選地，所述第一硬掩模層包括雙層結(jié)構(gòu)；所述雙層結(jié)構(gòu)包括位于所述偽柵材料 層上的摻碳的氮化娃層，和位于所述摻碳的氮化娃層上的氮化娃層。
[0026] 可選地，所述摻碳的氮化硅層的形成工藝為原子層沉積法。
[0027] 可選地，所述濕法刻蝕工藝參數(shù)包括：采用體積濃度為50~90%磷酸溶液為刻蝕 劑，刻蝕溫度為120~180°C。
[0028] 可選地，所述摻碳的氮化硅層的厚度為丨50~250A。
[0029] 可選地，所述摻碳的氮化硅層中碳的原子百分比為1~8%。
[0030] 可選地，在形成所述偽柵結(jié)構(gòu)后，在所述偽柵結(jié)構(gòu)的側(cè)壁上，以及第一硬掩模層的 側(cè)壁上形成第一側(cè)墻。
[0031] 可選地，在形成所述第二硬掩模層前，在所述半導(dǎo)體襯底上形成氧化物層，所述氧 化物層覆蓋所述偽柵結(jié)構(gòu)。
[0032] 可選地，刻蝕所述第一硬掩模層的工藝為干法刻蝕工藝；采用的干法刻蝕劑包括 含有SiF 4、NF3、CHF3或C2F6的氣體。
[0033] 可選地，在形成所述應(yīng)力層后，在所述偽柵結(jié)構(gòu)的側(cè)壁上形成第二側(cè)墻，并以所述 第二側(cè)墻為掩模向所述半導(dǎo)體襯底內(nèi)注入離子，形成偽柵結(jié)構(gòu)的源漏極。
[0034] 與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：
[0035] 在半導(dǎo)體襯底上形成偽柵材料層后，在所述偽柵材料層上形成第一硬掩模層?？?蝕第一硬掩模層形成硬掩模圖案后，以所述硬掩模圖案為掩?？涛g所述偽柵材料層，形成 偽柵結(jié)構(gòu)，在所述偽柵結(jié)構(gòu)上保留所述第一硬掩模層。后續(xù)在所述半導(dǎo)體襯底上覆蓋第二 硬掩模層，刻蝕所述第二硬掩模層在所述偽柵結(jié)構(gòu)周邊的半導(dǎo)體襯底內(nèi)形成凹槽，并在凹 槽內(nèi)形成應(yīng)力層；在后續(xù)去除所述半導(dǎo)體襯底上多余的第二硬掩模層過(guò)程中，所述第一硬 掩模層始終覆蓋于所述偽柵結(jié)構(gòu)上方，確保偽柵結(jié)構(gòu)不受損，從而確保后續(xù)形成的與偽柵 結(jié)構(gòu)相對(duì)應(yīng)的金屬柵極的結(jié)構(gòu)符合標(biāo)準(zhǔn)，如，確保金屬柵極的高度符合要求。
[0036] 進(jìn)一步可選地，在形成所述第二硬掩模層前，在所述偽柵結(jié)構(gòu)以及第一硬掩模層 的側(cè)壁上形成第一側(cè)墻，在去除所述偽柵結(jié)構(gòu)后，所述第一側(cè)墻內(nèi)形成后續(xù)用于形成的金 屬柵極的柵極凹槽。在去除所述第二硬掩模層之后，所述第一硬掩模層覆蓋在所述偽柵結(jié) 構(gòu)上方，而側(cè)墻位于所述第一硬掩膜層側(cè)壁上，避免所述第一側(cè)墻被過(guò)度打開(kāi)，繼而在去除 第二硬掩模層過(guò)程中被腐蝕。上述技術(shù)方案可有效減少第一側(cè)墻的損失，進(jìn)而確保后續(xù)形 成的金屬柵極的結(jié)構(gòu)質(zhì)量；
[0037] 在形成所述第二應(yīng)力層后，在所述偽柵結(jié)構(gòu)的側(cè)壁上形成第二側(cè)墻，并以所述第 二側(cè)墻為掩模，向所述半導(dǎo)體襯底內(nèi)注入離子，以形成所述偽柵結(jié)構(gòu)的源漏區(qū)。期間，所 述第一硬掩模層可以避免所述離子注入至所述偽柵結(jié)構(gòu)中，從而消除在刻蝕所述偽柵結(jié)構(gòu) 時(shí)，由于N/P摻雜不同而造成不同的偽柵結(jié)構(gòu)的蝕刻速率差異；此外，在離子注入工藝中， 會(huì)在半導(dǎo)體襯底上的特定位置覆蓋光刻膠層，在離子注入工藝完成后，會(huì)采用濕法或灰化 工藝去除所述光刻膠層，在去除所述光刻膠層過(guò)程中，所述第一硬掩模層可保護(hù)所述偽柵 結(jié)構(gòu)不受損傷。
【附圖說(shuō)明】
[0038] 圖1~圖6現(xiàn)有半導(dǎo)體器件的結(jié)構(gòu)示意圖；
[0039] 圖7至圖16是本發(fā)明實(shí)施例提供的半導(dǎo)體器件的形成方法的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0040] 正如【背景技術(shù)】中所述，在現(xiàn)有的嵌入式應(yīng)力晶體管制備工藝中，容易造成PMOS偽 柵和NMOS偽柵損傷，進(jìn)而影響后續(xù)形成的PMOS柵極和NMOS柵極結(jié)構(gòu)。
[0041] 分析所述PMOS偽柵和NMOS偽柵受損原因，參考圖3所示，嵌入式應(yīng)力晶體管制備 工藝中，在半導(dǎo)體襯底上形成偽柵材料層后，用于形成偽柵的第一硬掩模層，和后續(xù)如在形 成壓應(yīng)力層過(guò)程中，覆蓋于PMOS偽柵20和NMOS偽柵30上的第二硬掩模材料層41均為 SiN。在形成PMOS偽柵20兩側(cè)的壓應(yīng)力層51后，去除覆蓋于所述NMOS偽柵30的第二硬 掩模層41后，覆蓋于所述PMOS偽柵20上的第一硬掩模層21同時(shí)被去除。在除盡所述第 一硬掩模層21后，所述PMOS偽柵20上沒(méi)有了第一硬掩模層的保護(hù)，在后續(xù)工藝中會(huì)有較 多的損失，進(jìn)而造成后續(xù)與偽柵結(jié)構(gòu)相對(duì)應(yīng)的金屬柵極的結(jié)構(gòu)缺陷，如，偽柵結(jié)構(gòu)損失后， 高度降低，進(jìn)而造成后續(xù)形成的金屬柵極的高度無(wú)法滿(mǎn)足要求。
[0042] 在現(xiàn)有的濕法刻蝕工藝中，多晶硅等用于形成偽柵的材料和第二硬掩模層的刻蝕 選擇比較大，但還是會(huì)損傷偽柵的材料，造成偽柵結(jié)構(gòu)損傷?；诎雽?dǎo)體制備工藝制程不斷 減小，對(duì)于半導(dǎo)體器件的精度越發(fā)嚴(yán)格，偽柵結(jié)構(gòu)損傷勢(shì)必影響后續(xù)與偽柵結(jié)構(gòu)相匹配的 柵極結(jié)構(gòu)，并最終影響后續(xù)形成的半導(dǎo)體器件的性能。
[0043] 為此，本發(fā)明提供了一種半導(dǎo)體器件的形成方法。所述半導(dǎo)體器件的形成方法中， 在形成偽柵材料層后，在偽柵材料層上形成第一硬掩模層，在刻蝕所述第一硬掩模層形成 硬掩模圖案后，以所述硬掩模圖案刻蝕偽柵材料層，在半導(dǎo)體襯底上形成偽柵結(jié)構(gòu)，其中所 述偽柵結(jié)構(gòu)上保留有第一硬掩模層。在后續(xù)在所述形成應(yīng)力層過(guò)程中，所述第一硬掩模層 始終位于所述偽柵結(jié)構(gòu)上方，從而保護(hù)偽柵結(jié)構(gòu)不受損傷，進(jìn)而確保后續(xù)形