接觸插塞的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，尤其涉及接觸插塞的形成方法。
【背景技術】
[0002]隨著集成電路的制作向超大規(guī)模集成電路發(fā)展，集成電路內部的電路密度越來越大，所包含的元件數(shù)量也越來越多，這種發(fā)展使得晶圓表面無法提供足夠的面積來制作所需的互連線。
[0003]為了滿足元件縮小后的互連線需求，互連金屬層的設計成為超大規(guī)模集成電路技術所通常采用的一種方法。目前，互連金屬層與襯底中的器件之間的導通是通過接觸插塞實現(xiàn)的。
[0004]現(xiàn)有技術中，半導體襯底上的相鄰兩柵極會出現(xiàn)共漏極的情形，在相鄰兩柵極共漏極的情況下，參考圖1?圖3，襯底上的共用漏極接觸插塞的形成方法包括:
[0005]參考圖1，在所述半導體襯底10上形成柵極11，柵極11兩側的半導體襯底內形成有源極12和漏極13，其中相鄰兩個柵極11共用漏極13。形成層間介質層14，覆蓋柵極11和半導體襯底10。參考圖2，在層間介質層14表面形成圖案化的光刻膠(圖未示)，定義共用漏極接觸孔的位置和分布，以圖案化的光刻膠為掩膜，對層間介質層14進行刻蝕，形成共用漏極接觸孔15，共用漏極接觸孔15的底部露出漏極13，此時的共用漏極接觸孔15的開口尺寸上下一致。參考圖3，采用鎢金屬填充共用漏極接觸孔15形成共用漏極接觸插塞16，共用漏極接觸插塞16與漏極13電連接。
[0006]參考圖3，相鄰兩個柵極11共用漏極13。而相鄰兩個柵極11之間的距離是固定的，因此，相對于其他源極接觸孔、漏極接觸孔，共用漏極接觸孔15的開口尺寸不能太大，否則形成的共用漏極接觸插塞16與柵極11之間距離太近，容易產(chǎn)生漏電流。
[0007]但是，使用現(xiàn)有技術形成的共用漏極位置的接觸插塞性能不好，從而影響后續(xù)形成的半導體器件的性能。

【發(fā)明內容】

[0008]本發(fā)明解決的問題是現(xiàn)有技術中，形成的共用漏極位置的接觸插塞性能不好，從而影響后續(xù)形成的半導體器件的性能。
[0009]為解決上述問題，本發(fā)明提供一種接觸插塞的形成方法，包括:
[0010]提供半導體襯底，所述半導體襯底上形成有柵極，柵極兩側的襯底中形成有源極、漏極；
[0011]形成覆蓋所述半導體襯底的介質層，所述介質層分為上下兩部分，下部分的厚度與所述柵極的高度相等，或者，所述下部分的厚度大于所述柵極的高度預定尺寸，上部分致密度由頂層至上半部分底層逐漸增加，下部分各處的致密度相等且大于等于上部分底層的致密度；
[0012]刻蝕所述介質層形成接觸孔，所述接觸孔的頂部開口尺寸最大；
[0013]在所述接觸孔內填充導電層，形成接觸插塞，接觸插塞與源極、漏極電連接。
[0014]可選的，相鄰兩柵極共漏極。
[0015]可選的，所述預定距離大于O埃且小于等于1000埃。
[0016]可選的，所述介質層的材料為氧化硅。
[0017]可選的，采用常壓化學氣相沉積工藝，形成所述介質層上部分，其中反應氣體包括SiH4和N2O,反應過程中SiH4與N2O流量比由1:5增加至1:20,反應溫度為280?520°C，射頻功率為294?546W，沉積電壓為1.89?3.5ITorr0
[0018]可選的，所述介質層上部分的形成方法包括:在所述介質層下部分表面沉積形成子介質層，并對所述子介質層進行等離子體處理；循環(huán)在所述介質層下部分表面沉積形成子介質層，并對所述子介質層進行等離子體處理的步驟，依次形成若干子介質層，上述子介質層堆疊形成致密度逐漸減小的介質層上部分。
[0019]可選的，所述子介質層的厚度范圍為20埃?100埃。
[0020]可選的，采用常壓化學氣相沉積工藝形成所述子介質層，其中反應氣體包括正硅酸乙酯、SiH4中的一種或兩種，以及O2或O3中的一種或兩種，反應溫度為700?1000°C。
[0021]可選的，所述等離子體處理為氧等離子體處理，采用的氣體為O2或O3，其中，O2或O3的流量范圍為50?500sccm，等離子體處理的時間為5?60s，射頻功率為30?1000W。
[0022]可選的，保持氧等離子體處理的時間不變，隨子介質層與介質層下部分的距離增加而提聞所述氧等尚子體處理的射頻功率。
[0023]可選的，循環(huán)上述工藝步驟的次數(shù)為5?30。
[0024]可選的，所述介質層下部分的形成方法為常壓化學氣相沉積工藝，工藝參數(shù)包括:
[0025]反應氣體包括SiH4和N2O,反應過程中SiH4與N2O流量比為1:5，反應溫度為280?520°C，射頻功率為294?546W，沉積電壓為1.89?3.51Torr。
[0026]可選的，刻蝕所述介質層形成接觸孔的方法包括:
[0027]在所述介質層的頂部形成圖案化的掩膜層；
[0028]以所述圖案化的掩膜層為掩膜，采用各向異性等離子刻蝕的方法刻蝕所述介質層，形成開口尺寸上下一致的接觸孔；
[0029]采用各向同性等離子刻蝕或濕法腐蝕的方法刻蝕所述開口尺寸上下一致的接觸孔，形成所述頂部開口尺寸最大的接觸孔。
[0030]可選的，所述各向異性等離子刻蝕的工藝為:
[0031]刻蝕氣體包括主刻蝕氣體和輔助刻蝕氣體，所述主刻蝕氣體包括CxFy氣體，所述輔助刻蝕氣體包括02，H2, Ar，N2, CxHyFz中的一種或多種氣體，激發(fā)功率100?5000W，偏置功率O?500W，刻蝕氣體總流量為10?lOOOOsccm。
[0032]可選的，應用所述濕法腐蝕的濕法腐蝕劑為氫氟酸溶液，反應溫度為20?100°C。
[0033]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0034]刻蝕介質層形成接觸孔，所述接觸孔的頂部開口最大，因此，該開口的深寬比有所減小，在深寬比減小的開口內填充導電層形成的接觸插塞的過程中不會產(chǎn)生空氣隙，從而使得后續(xù)形成的接觸插塞的阻值減小和減小后續(xù)形成的接觸插塞內的電遷移現(xiàn)象。另外，該接觸孔在介質層下部分的開口等于或小于在介質層上部分底層的開口尺寸，且接觸孔在介質層下部分的開口尺寸相等，可以保證該接觸孔與兩側相鄰的柵極之間的距離，避免在該接觸孔形成的接觸插塞與兩側相鄰的柵極之間的距離過大而出現(xiàn)漏電現(xiàn)象。
【附圖說明】
[0035]圖1?圖3是現(xiàn)有技術中形成共用漏極接觸插塞的剖面結構示意圖；
[0036]圖4?圖7是本發(fā)明具體實施例中形成共用漏極接觸插塞的剖面結構示意圖。
【具體實施方式】
[0037]現(xiàn)有技術中，形成的源極接觸插塞性能不好的原因如下:
[0038]參考圖2，相對于互連金屬層與互連金屬層之間的通孔來說，共用漏極接觸孔15的高度至少等于柵極11的高度和該柵極接觸孔的高度和，這樣，共用漏極接觸孔15的高度遠比連通相鄰兩互連金屬層的通孔高度大，因此，相對于互連金屬層與互連金屬層之間的通孔、其他源極接觸孔和漏極接觸孔來說，共用漏極接觸孔15的深寬比大。參考圖3，在如此大深寬比的共用漏極接觸孔15內填充鎢金屬層形成的共用漏極接觸插塞16的內部會有空氣隙17?？諝庀?7的存在一方面會增加共用漏極接觸插塞16的電阻；另一方面，空氣隙17使金屬原子在共用漏極接觸插塞16內部移動，形成電遷移。因此，現(xiàn)有技術形成的接觸插塞16的性能不好，從而影響后續(xù)形成的半導體器件的性能。
[0039]為解決上述技術問題，本發(fā)明提供了一種接觸插塞的形成方法。
[0040]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。具體如下:
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